《數(shù)字電子技術》可編程邏輯器件

1、 第8章 可編程邏輯器件數(shù)字電子技術 Digital Electronics Technology海南大學數(shù)字電子技術課程組教學網(wǎng)址：http:/szjpkc討論空間：http:/975885101./E-mail: 9758851018.1 概 述基本PLD器件的原理結構圖數(shù)字集成電路分類：通用型、專用型專用集成電路ASIC：為某種專門用途而設計的集成電路可編程邏輯器件：通用器件、邏輯功能由用戶設定?？删幊踢壿嬈骷LD的發(fā)展歷程70年代80年代90年代PROM 和PLA 器件FPLA 器件GAL器件FPGA器件EPLD 器件CPLD器件內(nèi)嵌復雜功能模塊的SoPC可編程邏輯器件的分類按集成度

2、(PLD)分類 FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device 常用邏輯門符號與現(xiàn)有國標符號的對照3.2.1 電路符號表示圖3-4PLD的互補緩沖器 圖3-5 PLD的互補輸入 圖3-6 PLD中與陣列表示圖3-7 PLD中或陣列的表示 圖3-8 陣列線連接表示 PROMPROM表達的PLD圖陣列用PROM完成半加器邏輯陣列8.2 PLA可編程邏輯陣列（*）PLA邏輯陣列示意圖PLAPLA與 PROM的比較8.3 PAL可編程陣列邏輯雙極型工藝制作，熔絲編程方式由可編程的與邏輯陣列、固定

3、的或邏輯陣列和輸出電路三部分組成。通過對與邏輯陣列編程可以獲得不同形式的組合邏輯函數(shù)。常見的PAL器件中，輸入變量最多的可達20個，與陣列的乘積項有80個，或邏輯陣列輸出端最多有10個，每個或門的輸入端最多達到16個。PAL的幾種輸出電路結構和反饋形式一、專用輸出結構所設置的輸出端只能用作輸出使用。用來產(chǎn)生組合邏輯函數(shù)。二、可編程輸入/輸出結構具有可編程控制端的三態(tài)緩沖器，控制端由于邏輯陣列的一個乘積項給出。同時，輸出端又經(jīng)過一個互補輸出的緩沖器反饋到與邏輯陣列上。三、寄存器輸出結構在輸出三態(tài)緩沖器和與或邏輯陣列之間串進了由D觸發(fā)器組成的寄存器。同時，觸發(fā)器狀態(tài)又經(jīng)過一個互補輸出的緩沖器反饋到

4、與邏輯陣列的輸入端上。四、異或輸出結構與寄存器輸出結構類似，只是在與或邏輯陣列的輸出端又增設了異或門。五、運算選通反饋結構在異或門的基礎上，再增加一組反饋邏輯電路。圖示電路產(chǎn)生16種算術運算和邏輯運算結果的PAL。8.3.3 PAL的應用舉例例8.3.1 用PAL器件設計一個數(shù)值判別電路要求判斷DCBA的大小屬于那個區(qū)間。十進制DCBAY0Y1Y20000010010001100151111001例8.3.2 設計一個4位循環(huán)碼計數(shù)器，要求所設計的計數(shù)器具有置零和對輸出進行三態(tài)控制的功能。CPY3Y2Y1Y0C000000100010200110300100401100501110601010

5、70100081100015100011600000用PAL器件設計這個計數(shù)器，所用器件中應包括4個觸發(fā)器和相應的與或邏輯陣列。查手冊PAL64R4滿足要求。輸出緩沖器為反相器，所以4個觸發(fā)器的Q端的狀態(tài)與真值表中的狀態(tài)相反。通過卡諾圖對觸發(fā)器的狀態(tài)進行化簡。得到每個觸發(fā)器的驅(qū)動方程，要求中還有具有置零功能，故應加入R端，得驅(qū)動方程得到了驅(qū)動方程和輸出進位信號的方程后，對PAL進行編程。圖在課本上的P417。以上設計工作在開發(fā)系統(tǒng)上自動進行，只要按照軟件規(guī)定的格式輸入邏輯真值表即可，其余工作由計算機去完成。8.4 GAL通用陣列邏輯PAL器件采用的是雙極型熔絲工藝，一旦編程不能修改，且輸出結構

6、的類型繁多，給設計帶來不便。GAL通用邏輯陣列，采用電可擦除的CMOS制作，輸出端設置了可編程的輸出邏輯宏單元OLMC，通過編程可設置不同的輸出狀態(tài)，增強器件的通用性。邏輯宏單元輸入/輸出口輸入口時鐘信號輸入三態(tài)控制可編程與陣列固定或陣列GAL16V8的結構圖與邏輯陣列的交叉點上設有E2CMOS 編程單元，其結構為帶負電荷，讀出1地址映射圖對GAL的編程是在開發(fā)系統(tǒng)的控制下完成，編程時逐行完成的。8.4.2 GAL的輸出邏輯宏單元OLMC上圖為GAL16V8結構控制字的組成，其中n是代表OLMC的編號，這個編號與每個OLMC連接的引腳號碼一致?；蜷T中有8個來自與陣列的輸入端，這樣，在或門的輸出

7、端能產(chǎn)生不超過8項的與或邏輯函數(shù)。OLMC的5種工作模式 P423SYNAC0AC1 nXOR n工作模式輸出極性101X專用輸入1000/1專用組合輸出0-低有效1-高有效1110/1反饋組合輸出0-低有效1-高有效0110/1時序電路中的組合輸出0-低有效1-高有效0100/1寄存器輸出0-低有效1-高有效5種工作模式簡化電路P4248.4.3 GAL的輸入特性和輸出特性輸入緩沖電路，是一種較為理想的高輸入阻抗器件，在正常的輸入電壓范圍內(nèi)，輸入端漏電流不超過10uA。輸出緩沖電路采用單一類型的N溝道增強性MOS管，不會出現(xiàn)CMOS電路的鎖定效應，輸出具有“軟開關特性”。8.5 可擦除的可編

8、程邏輯器件EPLDEPLD是繼PAL和GAL之后推出的可編程邏輯器件，采用CMOS和UVEPROM工藝制作，集成度比較高，屬于高密度PLD。特點：CMOS工藝，低功耗、高噪聲容限使用UVPROM工藝，集成度高，造價便宜輸出部分采用可編程的輸出邏輯宏單元OLMC，增加了預置數(shù)和異步置零功能。8.6 FPGA現(xiàn)場可編程門陣列8.6.1 FPGA的基本結構高密度PLD由三種可編程單元和用于存放編程數(shù)據(jù)的靜態(tài)存儲器組成。輸入/輸出模塊可編程邏輯模塊互聯(lián)資源IR靜態(tài)存儲單元由兩個CMOS反相器和一個控制管T組成，停電后不能數(shù)據(jù)保存，是一個CMOS工藝的靜態(tài)隨機存儲器SRAM結構，具有數(shù)據(jù)的易失性，須將數(shù)

9、據(jù)存放在一片E2PROM中。FPGA的IOB除了幾個個別的引腳外，大部分引腳都與可編程的IOB相連，均可根據(jù)需要設置成輸入端或輸出端。FPGA的CLB包含組合邏輯電路和存儲電路，可設置成規(guī)模不大的組合邏輯電路或時序邏輯電路，通過編程可以產(chǎn)生任何形式的四變量組合邏輯函數(shù)。FPGA的IR為了能將CLB和IOB連結成各種復雜的系統(tǒng)，在布線區(qū)布置了各種豐富的連線資源。包括金屬線、開關矩陣SM和可編程連接點PIP。8.7 PLD的編程PLD的編程工作必須在開發(fā)系統(tǒng)的支持下完成。包括軟件和硬件兩部分。開發(fā)系統(tǒng)軟件是指PLD專用的編程語言和相應的匯編程序或編譯程序。分為匯編型、編譯型和原理圖收集型三種。目前

10、開發(fā)系統(tǒng)軟件向集成化發(fā)展。開發(fā)系統(tǒng)硬件部分包括計算機和編程器。編程器是對PLD進行寫入和擦除的專用裝置。8.8 在系統(tǒng)可編程邏輯器件ISP-PLD(Lattice公司為例)FPGA的下載雖然可以在系統(tǒng)進行，但給FPGA進行配置的E2PROM在編程時仍然不能離開編程器。ISP-PLD采用E2CMOS工藝制作，編程數(shù)據(jù)寫入E2PROM的存儲單元后，掉電后數(shù)據(jù)不會丟失，克服了FPGA中數(shù)據(jù)易失的缺點。按集成度分為 低密度ISP-PLD 高密度ISP-PLD低密度ISP-PLD在GAL電路的基礎上加進了寫入/擦除控制電路形成。高密度ISP-PLD電路構成復雜，功能強。這種結構形式也被稱作CPLD。舉例

11、：ispLSI1032 具有32個通用邏輯模塊GLB，64個輸入輸出單元IOC，可編程內(nèi)部連線和編程控制電路。ISP的編程ISP功能提高設計和應用的靈活性減少對器件的觸摸和損傷不計較器件的封裝形式允許一般的存儲樣機制造方便支持生產(chǎn)和測試流程中的修改允許現(xiàn)場硬件升級迅速方便地提升功能未編程前先焊接安裝系統(tǒng)內(nèi)編程-ISP在系統(tǒng)現(xiàn)場重編程修改FPGA/CPLD產(chǎn)品概述1 Lattice公司CPLD器件系列1. ispLSI器件系列ispLSI1000E系列ispLSI2000E/2000VL/200VE系列ispLSI5000V系列ispLSI 8000/8000V系列2. ispLSI器件的結構與特點:采用UltraMOS工藝。系統(tǒng)可編程功能。邊界掃描測試功能。加密功能。短路保護功能。2 Xilinx公司的FPGA和CPLD器件系列1. Virtex E系列FPGA2. Spartan器件系列3. XC9500系列CPLD4. Xilinx FPGA配置器件SPROM5.