數(shù)字系統(tǒng)設(shè)計(jì)試卷：2008年VHDL試卷A

1、姓名 學(xué)號(hào) 學(xué)院 專業(yè) 座位號(hào) ( 密 封 線 內(nèi) 不 答 題 )密封線線_ _ 誠信應(yīng)考,考試作弊將帶來嚴(yán)重后果！ 華南理工大學(xué)期末考試 數(shù)字系統(tǒng)設(shè)計(jì) 試卷注意事項(xiàng)：1. 考前請(qǐng)將密封線內(nèi)各項(xiàng)信息填寫清楚； 2. 所有答案請(qǐng)直接答在試卷上(或答題紙上)； 3考試形式：開（閉）卷； 4. 本試卷共 大題，滿分100分，考試時(shí)間120分鐘。題 號(hào)一二三四五總分得 分評(píng)卷人一選擇題(每小題2分，共16分)1. 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)CPLD結(jié)構(gòu)與工作原理的描述中，正確的是( )A. CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱；B. CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器

2、件；C. 早期的CPLD是從GAL的結(jié)構(gòu)擴(kuò)展而來；D. 在Altera公司生產(chǎn)的器件中，F(xiàn)LEX10K 系列屬CPLD結(jié)構(gòu)；2. 在VHDL語言中，下列對(duì)時(shí)鐘邊沿檢測描述中，錯(cuò)誤的是( )A. if clkevent and clk =1 then .;B. if falling_edge(clk) then .;C. if clkevent and clk =0 then .;D. if clkstable and not clk =1 then .;3. 在VHDL語言中，下列對(duì)進(jìn)程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，正確的是( )A. PROCESS為一無限循環(huán)語句；敏感

3、信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)；.B. 敏感信號(hào)參數(shù)表中，應(yīng)列出進(jìn)程中使用的所有輸入信號(hào)；C. 進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號(hào)參數(shù)表三部分組成；D. 當(dāng)前進(jìn)程中聲明的信號(hào)也可用于其他進(jìn)程4. 基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程，以下流程中哪個(gè)是正確的：( )A. 原理圖/HDL文本輸入適配綜合時(shí)序仿真編程下載功能仿真硬件測試B. 原理圖/HDL文本輸入功能仿真綜合時(shí)序仿真編程下載適配硬件測試；C. 原理圖/HDL文本輸入功能仿真綜合適配時(shí)序仿真編程下載硬件測試D. 原理圖/HDL文本輸入適配時(shí)序仿真編程下載功能仿真綜合硬件測試。5. 關(guān)于綜合，從輸入

4、設(shè)計(jì)文件到產(chǎn)生編程文件的順序正確的是：( )A邏輯綜合 高層次綜合 物理綜合；B. 高層次綜合 邏輯綜合 物理綜合；C. 物理綜合 邏輯綜合 高層次綜合；D. 高層次綜合 邏輯綜合 時(shí)序綜合；6. 進(jìn)程中的信號(hào)賦值語句，其信號(hào)更新是( )A. 按順序完成；B. 比變量更快完成；C. 在進(jìn)程的掛起時(shí)完成；D. 都不對(duì)。7. 下列不屬于VHDL基本程序結(jié)構(gòu)是（ ） ACONFIGURATION定義區(qū) BARCHITECTURE定義區(qū) CUSE定義區(qū) DENTITY定義區(qū)8.下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，那一種說法是不正確的_（ ）。A.原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較

5、大規(guī)模的電路系統(tǒng)設(shè)計(jì)；B.原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法；C.原理圖輸入設(shè)計(jì)方法無法對(duì)電路進(jìn)行功能描述；D.原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì)。二簡答題（22分）1. 簡述利用EDA技術(shù)設(shè)計(jì)數(shù)字系統(tǒng)的特點(diǎn)。(4分)2. 什么是信號(hào)建立時(shí)間?（2分）什么是信號(hào)保持時(shí)間？（2分）3. 仿真分為哪幾個(gè)層次的仿真？（3分）4. 實(shí)驗(yàn)中，對(duì)某程序進(jìn)行編譯時(shí)出現(xiàn)錯(cuò)誤提示：“VHDL Design File “aaa.vhd” must contain an entity of the same name.”（4分）這是什么原因？如何修改？5.實(shí)驗(yàn)中，如果編譯時(shí)出現(xiàn)“Cant open V

6、HDL “WORK” ”這樣的錯(cuò)誤提示。這又是什么原因，如何修改？（4分）6.用圖示法描述一般時(shí)序系統(tǒng)的模型，并作簡要說明。（3分）三根據(jù)下述VHDL程序段，畫出相應(yīng)的邏輯示意圖,并加以簡單說明（共10分，每題5分）。1、Process(clk)Begin If (clk =1) then Q=data; End if;End process; 2、ENTITY example IS PORT ( a, b , c, g1, g2a, g2b: IN std_logic; y: OUT std_logic_vector (7 DOWNTO 0) );END ENTITY;ARCHITECTUR

7、E behav OF example ISSIGNAL indata : std_logic_vector(2 DOWNTO 0);BEGIN indata y y y y y y y y y=XXXXXXXX; END CASE; ELSE y=11111111; END IF; END PROCESS;END behav;四綜合題（52分）1. 根據(jù)原理圖寫出相應(yīng)的VHDL程序：（10分）2. 有一個(gè)傳輸門，根據(jù)下述賦值語句和給定的波形，畫出對(duì)應(yīng)Z1,Z2，Z3和Z4的波形圖。（4分）（1）Z1=Vi ，慣性延時(shí)時(shí)間為4ns （2）Z2 =Vi after 4 ns，慣性延時(shí)時(shí)間為4ns（

8、3）Z3 = TRANSPORT Vi AFTER 3 ns ，慣性延時(shí)時(shí)間為4ns（4）Z4=Vi，傳輸門的Tr=4ns,Tf=2ns3. 根據(jù)ASM圖畫出時(shí)序圖。（4分） 4.下面的ASM圖含有多少個(gè)狀態(tài)單元，用虛線框加以表示（2分）。并用雙進(jìn)程狀態(tài)機(jī)描述，請(qǐng)?jiān)诳瞻滋幪钊牒线m語句, 使程序完整正確。（8分）Entity traffic is Port ( reset, clk: in std_logic; car,timed: in std_logic; major_green, minor_green:out std_logic）； end entity;Architecture asm

9、 of traffic is Begin seq: process(reset, clk) begin end process; com: process （present_state, car, timed) begin start_timer when R= major_green=0;minor_green=1;if (timed=1) then next_state=G;else next_state=R;end if ; end case; end process ;End asm;下圖所示電路是某數(shù)字系統(tǒng)的控制器。其中Z是系統(tǒng)數(shù)據(jù)處理器的狀態(tài)信號(hào)；C1和C2是控制器輸出的控作信號(hào)。試畫出該控制器的ASM圖。（10分）試編程實(shí)現(xiàn)以下功能。（14分）如下圖所示，某數(shù)字系統(tǒng)有三條輸入線分別為CLK、CONTROL和DATA。有一條輸出應(yīng)答線READY和8位輸出總線Z。從DATA數(shù)據(jù)線上輸入的是8位串行數(shù)據(jù)。串行輸