數(shù)字電子技術(shù)：第五章 組合邏輯電路 (2)

1、相關(guān)知識(shí)回顧：邏輯運(yùn)算邏輯門(mén)第五章 組合邏輯電路與或非異或同或非門(mén)與門(mén)或門(mén)與非門(mén)或非門(mén)異或門(mén)同或門(mén)本章任務(wù)：1.組合邏輯電路的分析與設(shè)計(jì)2.常用組合邏輯模塊的使用由邏輯門(mén)組成(2) 學(xué)習(xí)常用中規(guī)模集成模塊(3) 了解電路中的競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象本章重點(diǎn)(1)掌握分析和設(shè)計(jì)組合電路的基本方法加法器 比較器譯碼器 編碼器選擇器 分配器本章基本內(nèi)容(1)電路分析與設(shè)計(jì)經(jīng)典的方法(2)常用組合邏輯模塊的靈活應(yīng)用第五章 組合邏輯電路第一節(jié) 組合電路的分析和設(shè)計(jì)第五節(jié) 奇偶檢驗(yàn)電路第六節(jié) 模塊化設(shè)計(jì)概述第七節(jié) 組合電路中的競(jìng)爭(zhēng)與冒險(xiǎn)第二節(jié) 算術(shù)邏輯運(yùn)算及數(shù)值比較組件第三節(jié) 譯碼器和編碼器第四節(jié) 數(shù)據(jù)選擇器和數(shù)據(jù)

2、分配器小結(jié)一、組合電路二、組合電路的分析三、組合電路的設(shè)計(jì)第一節(jié) 組合電路的分析和設(shè)計(jì)請(qǐng)大家參考講義：P275333 5-1數(shù)字電路系統(tǒng)的基本分析概念，5-2組合邏輯電路(系統(tǒng)的邏輯）分析。一、組合電路輸入：邏輯關(guān)系：Fi = fi (X1、X2、Xn) i = (1、2、m)特點(diǎn)：電路由邏輯門(mén)構(gòu)成；不含記憶元件；輸出無(wú)反饋到輸入的回路；輸出與電路原來(lái)狀態(tài)無(wú)關(guān)。輸出：X1、X2、XnF1、F2、Fm數(shù)字電路系統(tǒng)的基本分析概念數(shù)字電路系統(tǒng)的基本邏輯功能結(jié)構(gòu)，即邏輯圖真值表邏輯表達(dá)式實(shí)現(xiàn)數(shù)字邏輯系統(tǒng)的數(shù)字電路又叫物理模型從物理模型和邏輯模型中提煉出來(lái)的基本參數(shù)：頻率、時(shí)序、電平、負(fù)載即測(cè)試參數(shù)。理

3、想數(shù)字電路（與電器特性參數(shù)無(wú)關(guān)）的邏輯功能描述主要是指邏輯電平的高低，脈沖特性分析。電路確定之后，對(duì)信號(hào)的條件要求及信號(hào)確定后對(duì)電路的要求。講義P275數(shù)字電路系統(tǒng)的基本分析概念數(shù)字電路系統(tǒng)分析數(shù)字電路分析數(shù)字邏輯分析給定數(shù)字系統(tǒng)分析其邏輯功能進(jìn)行輸入輸出信號(hào)，電路參數(shù)，延時(shí)等分析。系統(tǒng)仿真分析使用EDA軟件對(duì)系統(tǒng)的物理模型和邏輯模型進(jìn)行分析、設(shè)計(jì)、測(cè)試的統(tǒng)稱(chēng)。 物理模型仿真的優(yōu)點(diǎn)是具有直觀性，適合于分析電路的行為和參數(shù)特性,以及參數(shù)特性對(duì)行為特性的影響。屬于底層仿真。 邏輯模型仿真不考慮器件的物理參數(shù)特性，只按照邏輯圖、真值表或邏輯函數(shù)系統(tǒng)的邏輯行為仿真。屬于高層仿真。通過(guò)對(duì)邏輯模型的分析，

4、可以得到數(shù)字邏輯系統(tǒng)的邏輯行為特性以及時(shí)間相關(guān)參數(shù)特性 。即得到系統(tǒng)的邏輯結(jié)構(gòu)和各邏輯變量之間的邏輯關(guān)系，也包括各邏輯變量之間的時(shí)序關(guān)系。 屬于電氣特性分析，即數(shù)字電路輸入端的電氣參數(shù)特性以及延遲效應(yīng)。電氣參數(shù)特性與邏輯行為特性的關(guān)系。 二、組合電路的邏輯分析分析已知邏輯電路功能步驟：輸出函數(shù)表達(dá)式簡(jiǎn)化函數(shù)真值表描述電路功能已知組合電路講義P297邏輯圖模型（電路圖）例：試分析右圖所示邏輯電路的功能。 因此該電路為少數(shù)服從多數(shù)電路，稱(chēng)表決電路。解：（1）由電路圖得邏輯表達(dá)式（2）由邏輯表達(dá)式得真值表A B C F0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1

5、11 1 0 11 1 1 1真值表（3）功能分析：多數(shù)輸入變量為1，輸出F為1；多數(shù)輸入變量為0，輸出 F為0。例：試分析下圖所示邏輯電路的功能。解：（1）由電路圖得 表達(dá)式（2）列出 真值表自然二進(jìn)制碼格雷碼B3B2B1B0 G3G2G1G0 0 0 0 00 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1

6、 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0（2）列出 真值表（1）由電路圖得表達(dá)式 本電路是自然二進(jìn)制碼至格雷碼的轉(zhuǎn)換電路。（3） 分析功能注意：利用此式時(shí)對(duì)碼位序號(hào)大于（n-1）的位應(yīng)按0處理，如本例碼位的最大序號(hào)i = 3，故B4應(yīng)為0，才能得到正確的結(jié)果。 推廣到一般，將n位自然二進(jìn)制碼轉(zhuǎn)換成n位格雷碼： Gi = BiBi+1 （i = 0、1、2、 n-1）自然二進(jìn)制碼至格雷碼的轉(zhuǎn)換例5-2-7某數(shù)字電路的邏輯圖如圖5-2-23所示，試判斷該電路的邏輯功能。 K0=A 解

7、：1.寫(xiě)出表達(dá)式2. 列寫(xiě)真值表不難看出，輸出是兩位的BCD碼，而輸入是自然二進(jìn)制碼。 3.功能描述例5-2-3 使用數(shù)字電路實(shí)現(xiàn)的組合邏輯如圖(a)所示。設(shè)輸入信號(hào)的理想波形如圖(b)所示,繪制考慮電路延遲時(shí)的輸出信號(hào)波形，電路延遲時(shí)間為D。 ABF解： 組合邏輯電路系統(tǒng)的設(shè)計(jì)包括兩個(gè)方面： 一是建立邏輯模型，二是用數(shù)字電路實(shí)現(xiàn)邏輯模型。 根據(jù)工程問(wèn)題提出的要求和條件，確定輸入信號(hào)（邏輯變量）和輸出信號(hào)；建立邏輯關(guān)系真值表；得出簡(jiǎn)化的邏輯表達(dá)式。需要考慮以下問(wèn)題：（1）電路電氣特性（主要是延時(shí)特性）的要求。數(shù)字邏輯模型是一個(gè)理想模型。由于數(shù)字電路固有的延遲特性以及邏輯電平特性等原因，不一定能

8、完全實(shí)現(xiàn)理想邏輯系統(tǒng)，特別是延遲特性會(huì)引起冒險(xiǎn)和競(jìng)爭(zhēng)。所以，在用數(shù)字電路實(shí)現(xiàn)理想邏輯系統(tǒng)時(shí)，必須對(duì)數(shù)字電路器件的電氣特性提出相應(yīng)的要求。（2）數(shù)字電路實(shí)現(xiàn)方法的要求，要實(shí)現(xiàn)的數(shù)字電路的結(jié)構(gòu)與邏輯模型直接相關(guān)，電路結(jié)構(gòu)不同，邏輯模型的描述也不同。例如，同樣一個(gè)邏輯功能，用不同的數(shù)字電路來(lái)實(shí)現(xiàn)其邏輯表達(dá)式的形式是不同的。因此，實(shí)現(xiàn)邏輯模型時(shí)，一定要針對(duì)所選用的具體數(shù)字電路進(jìn)行-表達(dá)式形式轉(zhuǎn)換。 三、組合電路的設(shè)計(jì)講義P401430三、組合電路的設(shè)計(jì)步驟：根據(jù)要求設(shè)計(jì)出實(shí)際邏輯電路確定輸入、輸出列出真值表寫(xiě)出表達(dá)式并簡(jiǎn)化畫(huà)邏輯電路圖形式變換根據(jù)設(shè)計(jì)所用芯片要求選擇所需門(mén)電路根據(jù)設(shè)計(jì)要求分析題意，將設(shè)

9、計(jì)要求轉(zhuǎn)化為邏輯關(guān)系，這一步為設(shè)計(jì)組合邏輯電路的關(guān)鍵講義P401430例1：半加器的設(shè)計(jì)解：（1）半加器真值表（2）輸出函數(shù) 輸入 輸出被加數(shù)A 加數(shù)B 和S 進(jìn)位C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1分析：半加器是將兩個(gè)一位二進(jìn)制數(shù)相加求得和及向高 位進(jìn)位的電路。因此，有兩個(gè)輸入（加數(shù)與被加 數(shù)）及兩個(gè)輸出（和與進(jìn)位） 。 設(shè)被加數(shù)和加數(shù)分別為A和B，和與進(jìn)位分別為S、C，真值表為：（3）邏輯圖（4）邏輯符號(hào)（2）輸出函數(shù) 由表達(dá)式知，若無(wú)特別要求，用一個(gè)異或門(mén)和一個(gè)與門(mén)即可實(shí)現(xiàn)半加器電路。電路圖為：半加器邏輯符號(hào)將用“異或”門(mén)實(shí)現(xiàn)的半加器改為用“與非”門(mén)實(shí)現(xiàn)函數(shù)

10、表達(dá)式變換形式：用“與非”門(mén)實(shí)現(xiàn)半加器邏輯圖如圖所示： 全加器是實(shí)現(xiàn)例2：全加器的設(shè)計(jì)。學(xué)生自己完成邏輯電路全加器邏輯符號(hào)全加器真值表 輸入 輸出 Ai Bi Ci Si Ci+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1一位二進(jìn)制數(shù)一位二進(jìn)制數(shù)低位來(lái)的進(jìn)位相加和高位進(jìn)位解：請(qǐng)同學(xué)自己畫(huà)邏輯圖 MSI器件中的74183就是具有兩個(gè)1位全加器的數(shù)字集成電路器件。74183的引腳圖、邏輯符號(hào)如下圖所示。 例3：試將8421BCD碼轉(zhuǎn)換成余3BCD碼。 8421碼 余3碼 B3 B2

11、 B1 B0 E3 E2 E 1 E00 0 0 0 0 0 0 1 11 0 0 0 1 0 1 0 02 0 0 1 0 0 1 0 13 0 0 1 1 0 1 1 04 0 1 0 0 0 1 1 15 0 1 0 1 1 0 0 06 0 1 1 0 1 0 0 17 0 1 1 1 1 0 1 08 1 0 0 0 1 0 1 19 1 0 0 1 1 1 0 010 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 （2）卡諾圖（1）真值表 （2）卡諾圖（3）表達(dá)式（4）電路圖（3）表達(dá)式8421BCD碼

12、余3碼例4: 試用PLA實(shí)現(xiàn)四位自然二進(jìn)制碼轉(zhuǎn)換成四位格雷碼。 （1）設(shè)四位自然二進(jìn)制碼為B3B2B1B0，四位格雷碼為G3G2G1G0，其對(duì)應(yīng)的真值表如下表所示。NOB3 B2 B1 B0G3 G2 G1 G001234567891011121314150 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1

13、0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0 根據(jù)表列出邏輯函數(shù)并簡(jiǎn)化，得最簡(jiǎn)輸出表達(dá)式如下：解： （2）轉(zhuǎn)換器有四個(gè)輸入信號(hào)，化簡(jiǎn)后需用到7個(gè)不同的乘積項(xiàng)，組成4 個(gè)輸出函數(shù)，故選用四輸入的74PLA實(shí)現(xiàn)，下圖是四位自然二進(jìn)制碼轉(zhuǎn)換為四位格雷碼轉(zhuǎn)換器PLA陣列圖。7項(xiàng) 右圖僅用了七個(gè)乘積項(xiàng)，比PROM全譯碼少用9個(gè)，實(shí)現(xiàn)的邏輯功能是一樣的。從而降低了芯片的面積，提高了芯片的利用率，所以用它來(lái)實(shí)現(xiàn)多輸入、多輸出的復(fù)雜邏輯函數(shù)較PROM有優(yōu)越之處。 PLA除了能實(shí)現(xiàn)各種組合電路外，還可以在或陣列之后接入觸發(fā)器組，作為反饋輸入信號(hào)，實(shí)現(xiàn)時(shí)

14、序邏輯電路。4個(gè)輸出與陣列或陣列四個(gè)自然二進(jìn)制碼輸入七個(gè)乘積項(xiàng)G3=B3G0=B1B0+B1B0組合電路設(shè)計(jì)實(shí)例例6-2-2 用雙輸入的與非門(mén)實(shí)現(xiàn)邏輯表達(dá)式解： 根據(jù)給定的基本邏輯門(mén)電路實(shí)現(xiàn)簡(jiǎn)化后的邏輯表達(dá)式。本例要求用雙輸入與非門(mén)實(shí)現(xiàn)邏輯表達(dá)式，可以把邏輯表達(dá)式改寫(xiě)為由與非關(guān)系組成的表達(dá)式： 例6-2-11 設(shè)計(jì)一個(gè)4-2優(yōu)先編碼器設(shè)計(jì)，輸入的待編碼信號(hào)為低 電平有效。(1)確定輸入輸出變量根據(jù)題意可知,需要4個(gè)數(shù)據(jù)輸入線，令其編號(hào)為K0-K3，K0的優(yōu)先級(jí)最低，K3的優(yōu)先級(jí)最高，兩條數(shù)據(jù)輸出線AB（其中A為最低位），輸入為地電平有效，輸出信號(hào)為高電平有效。設(shè)計(jì)要求是，當(dāng)有兩個(gè)或兩個(gè)以上輸入

15、信號(hào)同時(shí)為0時(shí)，選擇編號(hào)最大的0作為輸入。 根據(jù)上述分析可以得到真值表如圖6-2-19所示。在真值表中，為了體現(xiàn)優(yōu)先編碼的原則，當(dāng)高位輸入有效時(shí)忽略低位輸入，這時(shí)的低位信號(hào)用d表示。同時(shí)，當(dāng)沒(méi)有輸入時(shí)輸出為00，所以，還需要一位判別有無(wú)輸入位P。 圖6-2-19 4-2優(yōu)先編碼真值表（2）列出系統(tǒng)真值表解：（3）列寫(xiě)每個(gè)輸出的邏輯表達(dá)式（4）設(shè)計(jì)數(shù)字電路的邏輯結(jié)構(gòu)(邏輯電路圖) 對(duì)上述得到的邏輯表達(dá)式用邏輯門(mén)電路實(shí)現(xiàn)，就可以得到4-2優(yōu)先編碼的數(shù)字電路邏輯結(jié)構(gòu)，如右圖所示。 作業(yè)P384（老版書(shū)P385） 練習(xí)題5-1，5-2第二節(jié) 算術(shù)邏輯運(yùn)算及數(shù)值比較器模塊一、加法器（一）加法器的功能與分

16、類(lèi)功能：實(shí)現(xiàn)N位二進(jìn)制數(shù)相加按實(shí)現(xiàn)方法分類(lèi)：串行進(jìn)位加法器 超前進(jìn)位加法器講義P299 （1）串行進(jìn)位加法器如圖：用全加器實(shí)現(xiàn)4位二進(jìn)制數(shù)相加。低位全加器進(jìn)位輸出高位全加器進(jìn)位輸入注意：CI0=0和進(jìn)位（2）超前進(jìn)位加法器進(jìn)位位直接由加數(shù)、被加數(shù)和最低位進(jìn)位位CI0形成。直接形成進(jìn)位四位加法器的邏輯符號(hào)(a) 邏輯符號(hào)COCI03P03Q03ABC0YC474LS283邏輯符號(hào)N位加法運(yùn)算、代碼轉(zhuǎn)換、減法器、十進(jìn)制加法。（二）加法器的應(yīng)用例1：試用四位加法器實(shí)現(xiàn)8421BCD碼至余3BCD碼的轉(zhuǎn)換。解：余3碼比8421碼多3，因此可用四位二進(jìn)制加法器實(shí)現(xiàn)代碼的轉(zhuǎn)換。A3-A0：8421碼B3-

17、B0：0011（3）CI0：0P320例2 某數(shù)字電路的邏輯圖如圖所示，試判斷該電路的邏輯功能。 答：該電路是8位二進(jìn)制數(shù)加法器例3 某數(shù)字電路的邏輯圖如圖下所示，試判 斷該電路的邏輯功能。 (a) 4位無(wú)符號(hào)減法器電路 (b) 4位無(wú)符號(hào)加/減法器電路 輸入 A（a3a2a1a0） B (b3b2b1b0)：輸出（FA B）= 1；二、數(shù)值比較器（一）功能：能對(duì)兩個(gè)相同位數(shù)的二進(jìn)制數(shù)進(jìn)行比較的器件。（1）邏輯符號(hào)： A：四位二進(jìn)制數(shù)輸入（3為高位）AB、A b、a b、a = b：控制輸入端，高有效。（2）邏輯功能：B：四位二進(jìn)制數(shù)輸入（3為高位）A（a3a2a1a0） B (b3b2b1b

18、0)： （FA B）= 1；A（a3a2a1a0）= B (b3b2b1b0)： 由控制輸入決定。講義P312（二）比較器的應(yīng)用例1：八位二進(jìn)制數(shù)比較。 例2：用比較器構(gòu)成由8421BCD碼表示的一位十進(jìn)制數(shù)四舍五入電路。解: A3A0：8421BCD碼解：位擴(kuò)展，用兩片4位比較器，低位的輸出與高位的控制輸入連接。B3B0：0100（十進(jìn)制數(shù)4）A B：輸出端用于判別。提問(wèn)：六位二進(jìn)制數(shù)比較器的實(shí)現(xiàn)？見(jiàn)P327F三、邏輯運(yùn)算器圖5-2-14 4位邏輯運(yùn)算器74381的邏輯符號(hào)、引腳圖及功能表 這里 和 是先行進(jìn)位輸出端， =0表示進(jìn)位輸出， =0表示有進(jìn)位產(chǎn)生。利用這兩個(gè)信號(hào)，可以用相應(yīng)的組合

19、邏輯電路產(chǎn)生快速進(jìn)位。 第三節(jié) 譯碼器和編碼器（特定含義：規(guī)則、順序）二進(jìn)制代碼某種信息譯 碼編 碼譯碼器 把二進(jìn)制代碼表示的信息翻譯成對(duì)應(yīng)的高電平或低電平信號(hào) 在數(shù)字系統(tǒng)中將某種信息用二進(jìn)制代碼表示稱(chēng)為編碼。換言之，按照約定的編碼規(guī)則對(duì)輸入數(shù)據(jù)進(jìn)行編碼。編碼器一、譯碼器（一）二進(jìn)制譯碼器二進(jìn)制譯碼器輸入輸出滿(mǎn)足：m=2n 譯碼輸入 譯碼輸出 a1 a0 y0 y1 y2 y3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 12位二進(jìn)制譯碼器如：24譯碼器 38譯碼器 410譯碼器 譯碼輸入 譯碼輸出 a1 a0 y0 y1 y2 y3 0 0 0

20、 1 1 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 02位二進(jìn)制譯碼器譯碼輸入：n位二進(jìn)制代碼譯碼輸出m位：一位為1，其余為0或一位為0，其余為174LS139見(jiàn)P30774LS138 把二進(jìn)制代碼表示的信息翻譯成對(duì)應(yīng)的高電平或低電平信號(hào)（二）十進(jìn)制譯碼器又稱(chēng)：二十進(jìn)制譯碼器 或：410譯碼器（見(jiàn)講義P307） 二-十譯碼器輸入端的后6種編碼組合，有兩種處理方法：不完全譯碼和完全譯碼。 譯碼輸入，二進(jìn)制編碼0-7依次對(duì)應(yīng)8個(gè)輸出。38譯碼器(74LS138) 八個(gè)輸出端，低電平有效。 譯碼狀態(tài)下，相應(yīng)輸出端為； 禁止譯碼狀態(tài)下，輸出均為。S1、使能輸入, 與邏輯。

21、EN = 1（ EN=0 ，禁止譯碼，輸出均為。) ，譯碼。A0 A2圖5-2-47 3線-8線變量譯碼器（74138）的功能表 使能端的兩個(gè)作用：（1）消除譯碼器輸出尖峰干擾EN端正電平的出現(xiàn)在A0-A2穩(wěn)定之后；EN端正電平的撤除在A0-A2再次改變之前。 （2）邏輯功能擴(kuò)展 例：用38譯碼器構(gòu)成416譯碼器。 避免A0-A2在變化過(guò)程中引起輸出端產(chǎn)生瞬時(shí)負(fù)脈沖。例：用38譯碼器構(gòu)成416譯碼器。X0-X3：譯碼輸入E：譯碼控制E=0，譯碼 E=1，禁止譯碼X3-X0：0000-0111，第一片工作X3-X0：1000-1111第二片工作000-111 譯碼輸入001000000-111

22、譯碼輸入101001P324例：試用 CT74LS138和與非門(mén)構(gòu)成一位全加器。解:全加器的最小項(xiàng)表達(dá)式應(yīng)為（三）譯碼器的應(yīng)用Si =Ci+1 = （四）數(shù)字顯示譯碼器1.七段數(shù)碼管2.七段顯示譯碼器共陰極共陽(yáng)極：高電平亮：低電平亮每一段由一個(gè)發(fā)光二極管組成。輸入：二十進(jìn)制代碼輸出：譯碼結(jié)果，可驅(qū)動(dòng)相應(yīng)的七段數(shù)碼管顯示正確的數(shù)字。講義P310七段譯碼器CT7447D、C、B、A：BCD碼輸入信號(hào)。ag：譯碼輸出，低電平有效。（）熄滅信號(hào)輸入。低電平時(shí)，輸出ag均為高電平（全滅）；（）滅零輸出信號(hào)。=0時(shí)，=0。：試燈信號(hào)輸入。當(dāng)= 1（無(wú)效）時(shí)，=0且不論DA狀態(tài)如何，ag七段全亮。熄滅信號(hào)輸

23、入/滅零輸出信號(hào)：滅零輸入信號(hào)（不顯示，其它數(shù)碼正常顯示）。=0（=）時(shí)，不顯示數(shù)碼0。7448的功能表是輸出高電平有效，7447是低電平有效例題如右圖三位二進(jìn)制編碼器（ 8線3線編碼器）。二、編碼器優(yōu)先編碼功能：輸入m個(gè)代碼； 輸出n位二進(jìn)制代碼（m2n）。 優(yōu)先編碼器允許幾個(gè)輸入端同時(shí)加上信號(hào)，電路只對(duì)其中優(yōu)先級(jí)別最高的信號(hào)進(jìn)行編碼。邏輯功能：任何一個(gè)輸入端接低電平時(shí)，三個(gè)輸出端有一組對(duì)應(yīng)的二進(jìn)制代碼輸出。（一）二進(jìn)制編碼器 將輸入信號(hào)編成二進(jìn)制代碼的電路，任何時(shí)刻只允許一個(gè)輸入端有信號(hào)輸入。講義P3023068線3線優(yōu)先編碼器CT74LS148編碼輸出編碼輸入使能輸入使能輸出擴(kuò)展輸出：編

24、碼輸出端。：使能輸入端；時(shí)，編碼，時(shí)，禁止編碼。：使能輸出端，編碼狀態(tài)下（=0），若無(wú)輸入信號(hào)，=0。：擴(kuò)展輸出端，編碼狀態(tài)下（=0），若有輸入信號(hào)，=0。管腳定義：輸入，低電平有效，優(yōu)先級(jí)別依次為。講義上用 表示講義上用 EO表示講義上用 表示BCD優(yōu)先編碼器CT74LS147 BCD優(yōu)先編碼是指9線-4線優(yōu)先編碼，使用的編碼規(guī)則是BCD編碼規(guī)則。9個(gè)輸入正好對(duì)應(yīng)BCD碼的0001到1001，用9個(gè)輸入均無(wú)效表示第0個(gè)輸入，編碼為0000。如果用BCD碼的反碼表示輸出，則邏輯符號(hào)、引腳圖和功能表如圖5-2-20所示。 （二）編碼器的應(yīng)用（3）第一片工作時(shí),編碼器輸出：0000-0111 第二

25、片工作時(shí),編碼器輸出: 1000-1111解：（1）編碼器輸入16線,用兩片8-3線編碼器，高位為第 一片，低位為第二片。高位低位（2）實(shí)現(xiàn)優(yōu)先編碼：高位選通輸出與低位控制端連接。例：用8-3線優(yōu)先編碼器CT74LS148擴(kuò)展成16線-4線編碼器。P323第四節(jié) 數(shù)據(jù)選擇器和數(shù)據(jù)分配器 在多個(gè)通道中選擇其中的某一路，或多個(gè)信息中選擇其中的某一個(gè)信息傳送或加以處理。將傳送來(lái)的或處理后的信息分配到各通道。數(shù)據(jù)選擇器數(shù)據(jù)分配器多輸入一輸出選擇一輸入多輸出分配P313發(fā)送端，并串接收端，串并一、數(shù)據(jù)選擇器（一）分類(lèi)：二選一、四選一、八選一、十六選一。雙四選一數(shù)據(jù)選擇器CT74LS153使能端輸出端數(shù)據(jù)

26、輸入公用控制輸入講義313雙四選一數(shù)據(jù)選擇器CT74LS153邏輯表達(dá)式邏輯符號(hào)八中選一數(shù)據(jù)選擇器CT74LS151八選一需三位地址碼八中選一數(shù)據(jù)選擇器CT74LS151（二）數(shù)據(jù)選擇器的應(yīng)用例：試用最少數(shù)量的四選一選擇器擴(kuò)展成八選一選擇器。解：（1）用一片雙四選一數(shù)據(jù)選擇器，實(shí)現(xiàn)八個(gè)輸入端。 （2）用使能端形成高位地址，實(shí)現(xiàn)三位地址，控制八個(gè)輸入。例：試用四選一數(shù)據(jù)選擇器構(gòu)成十六選一的選擇器。第一級(jí)分為四組第二級(jí)控制選擇第一組中的一組。例5-2-19 某數(shù)字電路的邏輯圖如圖5-2-52所示，試判斷該電路的邏輯功能。 解：圖中有一片8選1數(shù)據(jù)選擇器。整個(gè)電路共有4個(gè)輸入端和1個(gè)輸出端。其中，4

27、個(gè)輸入端中3個(gè)用于數(shù)據(jù)選擇控制，1個(gè)用于數(shù)據(jù)輸入 8選1數(shù)據(jù)選擇器輸入、輸出之間的邏輯表達(dá)式為根據(jù)圖中輸入信號(hào)的連接可知， ，D0=D1=D3=D7=1，D2=D5=0，D4= ，D6=D，A=A0，B=A1，C=A2，F(xiàn)=Y，則 化簡(jiǎn)后得 由前面例題可知：數(shù)據(jù)選擇器可以完成組合電路。對(duì)于四選一選擇器其輸出含數(shù)為：（三）應(yīng)用數(shù)據(jù)選擇器實(shí)現(xiàn)組合電路 可以看出對(duì)應(yīng)A1A0的每一組取值，選定一個(gè)輸入Di（例如取值10時(shí)選定D2.）。因此，對(duì)于任意一個(gè)具有N個(gè)變量的邏輯函數(shù)，可以從中任意取出兩個(gè)變量作為地址碼A1A0,而余下的（N-2）個(gè)變量組成22個(gè)函數(shù)-稱(chēng)為余函數(shù)，相當(dāng)于Di，將它們分別接到相應(yīng)的

28、輸入端即可。 當(dāng)用M個(gè)地址代碼的選擇器實(shí)現(xiàn)N個(gè)變量的函數(shù)時(shí)，則只需從N個(gè)變量中任取M個(gè)變量作地址代碼，用（N-M)個(gè)變量組成的2M個(gè)余函數(shù)接到相應(yīng)的數(shù)據(jù)輸入端。 求余函數(shù)的方法：代數(shù)法和卡諾圖法。（三）應(yīng)用數(shù)據(jù)選擇器實(shí)現(xiàn)組合電路例: 使用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)一位全加器（用代數(shù)法求余函數(shù)）解：已知全加器的表達(dá)式為選擇A,B位地址代碼A1,A0四選一的函數(shù)式是二、數(shù)據(jù)分配器（一）數(shù)據(jù)分配器的功能分配器與選擇器的功能相反 當(dāng)F = 1時(shí)它即為普通的譯碼器。一輸入多輸出邏輯符號(hào)講義P316(b) 2線-4線譯碼器的功能表 (a) 1-4數(shù)據(jù)分配器的功能表 （二）數(shù)據(jù)分配器的應(yīng)用例：用數(shù)據(jù)選擇器和分配器

29、實(shí)現(xiàn)信息的“并行串行并行”傳送。由譯碼器連成的數(shù)據(jù)分配器0 0 00110譯碼禁止譯碼01第五節(jié) 奇偶檢驗(yàn)電路（2）奇偶檢驗(yàn)（1）奇偶檢驗(yàn)碼一、奇偶檢驗(yàn)信息位：由若干位二進(jìn)制代碼構(gòu)成奇偶檢驗(yàn)位：一位代碼構(gòu)成奇檢驗(yàn)：整個(gè)碼組中的個(gè)數(shù)為奇數(shù)偶檢驗(yàn)：整個(gè)碼組中的個(gè)數(shù)為偶數(shù)FEV偶檢驗(yàn)位FOD奇檢驗(yàn)位P317發(fā)送信息碼(N位)接收信息碼(N位)+檢驗(yàn)位(1位)檢驗(yàn)位(1位)檢驗(yàn)結(jié)果二、奇偶位產(chǎn)生和檢驗(yàn)電路異或門(mén)的功能：奇數(shù)個(gè)1的連續(xù)異或運(yùn)算其結(jié)果為1； 偶數(shù)個(gè)1的連續(xù)異或運(yùn)算其結(jié)果為0。S = 0，傳輸無(wú)誤；S = 1傳輸有誤。FE=B3B2B1B0S=B3B2B1B0FE發(fā)送端偶檢驗(yàn)位表達(dá)式：接受端

30、偶檢驗(yàn)位表達(dá)式：奇偶校驗(yàn)電路的邏輯符號(hào)和功能表 第六節(jié) 模塊化設(shè)計(jì)概述選擇合適的集成電路；減少電路所需的模塊總數(shù)；降低成本；提高電路可靠性。（1）根據(jù)電路的邏輯功能要求畫(huà)出電路結(jié)構(gòu)框圖，且按 功能將其劃分成若干個(gè)子方框。（2）根據(jù)各子功能框的要求，選用合適的MSI或LSI。（3）根據(jù)實(shí)際情況，有時(shí)需按傳統(tǒng)設(shè)計(jì)方法設(shè)計(jì)出相關(guān) 的接口電路和外圍輔助電路。設(shè)計(jì)步驟：設(shè)計(jì)原則： 例：設(shè)計(jì)一個(gè)將8421BCD碼轉(zhuǎn)換成余3BCD碼的碼組轉(zhuǎn)換器。（2）采用與邏輯電路輸出端等同數(shù)量的數(shù)據(jù)選擇器 且附加門(mén)（本題需用四個(gè)選擇器）。（3）采用譯碼器附加相應(yīng)數(shù)量門(mén)（本題需一塊4線-16線譯 碼器和四個(gè)門(mén)）。（5）采用

31、ROM和可編程邏輯器件（與或陣列實(shí)現(xiàn)）。經(jīng)比較，采用第(4)種方法最經(jīng)濟(jì)合理。（1）利用經(jīng)典的傳統(tǒng)設(shè)計(jì)法，用SSI實(shí)現(xiàn)（見(jiàn)例）。（4）采用一塊四位二進(jìn)制加法器（見(jiàn)例）。第七節(jié) 組合電路中的競(jìng)爭(zhēng)與冒險(xiǎn)一、冒險(xiǎn)與競(jìng)爭(zhēng)冒險(xiǎn)的分類(lèi)：靜態(tài)冒險(xiǎn) 是指由某一輸入變量變化，使輸出出現(xiàn)冒險(xiǎn)現(xiàn)象。靜態(tài)險(xiǎn)分靜態(tài)0險(xiǎn)和1險(xiǎn)，如下圖所示：動(dòng)態(tài)冒險(xiǎn) 如果有兩個(gè)或兩個(gè)以上的輸入信號(hào)發(fā)生變化，使得輸出信號(hào)出現(xiàn)冒險(xiǎn)現(xiàn)象，稱(chēng)為動(dòng)態(tài)冒險(xiǎn)。動(dòng)態(tài)冒險(xiǎn)一般產(chǎn)生在由三級(jí)或更多級(jí)邏輯的電路中。 競(jìng)爭(zhēng)：冒險(xiǎn)：在組合電路中，信號(hào)經(jīng)由不同的途徑達(dá)到某一會(huì)合點(diǎn)的時(shí)間有先有后。由于競(jìng)爭(zhēng)而引起電路輸出發(fā)生瞬間錯(cuò)誤現(xiàn)象。表現(xiàn)為輸出端出現(xiàn)了原設(shè)計(jì)中沒(méi)有的窄

32、脈沖，常稱(chēng)其為毛刺。第七節(jié) 組合電路中的競(jìng)爭(zhēng)與冒險(xiǎn)一、冒險(xiǎn)與競(jìng)爭(zhēng)競(jìng)爭(zhēng)：冒險(xiǎn)： 在組合電路中，信號(hào)經(jīng)由不同的途徑達(dá)到某一會(huì)合點(diǎn)的時(shí)間有先有后。 由于競(jìng)爭(zhēng)而引起電路輸出發(fā)生瞬間錯(cuò)誤現(xiàn)象。表現(xiàn)為輸出端出現(xiàn)了原設(shè)計(jì)中沒(méi)有的窄脈沖，常稱(chēng)其為毛刺。P330二、競(jìng)爭(zhēng)與冒險(xiǎn)的判斷代數(shù)法：或的形式時(shí)，A變量的變化可能引起險(xiǎn)象?？ㄖZ圖法：如函數(shù)卡諾圖上為簡(jiǎn)化作的圈相切，且相切處又無(wú)其他圈包含，則可能有險(xiǎn)象。如圖所示電路的卡諾圖兩圈相切，故有險(xiǎn)象。三、冒險(xiǎn)現(xiàn)象的消除1. 利用冗余項(xiàng) 如圖所示卡諾圖，只要在兩圈相切處增加一個(gè)圈（冗余），就能消除冒險(xiǎn)。三、冒險(xiǎn)現(xiàn)象的消除1. 利用冗余項(xiàng). 吸收法 在輸出端加小電容C可消

33、除毛刺如下圖所示。但是輸出波形的前后沿將變壞, 在對(duì)波形要求較嚴(yán)格時(shí)，應(yīng)再加整形電路。.取樣法1. 利用冗余項(xiàng). 吸收法 電路穩(wěn)定后加入取樣脈沖，在取樣脈沖作用期間輸出的信號(hào)才有效，可以避免毛刺影響輸出波形。加取樣脈沖原則： “或”門(mén)及“或非”門(mén)加負(fù)取樣脈沖 “與”門(mén)及“與非”門(mén)加正取樣脈沖三、冒險(xiǎn)現(xiàn)象的消除利用冗余項(xiàng)：只能消除邏輯冒險(xiǎn)，而不能消除功能冒險(xiǎn)，適 用范圍有限。三種方法比較：取樣法：加取樣脈沖對(duì)邏輯冒險(xiǎn)及功能冒險(xiǎn)都有效。目前大 多數(shù)中規(guī)模集成模塊都設(shè)有使能端，可以將取樣信 號(hào)作用于該端，待電路穩(wěn)定后才使輸出有效。吸收法：加濾波電容使輸出信號(hào)變壞，引起波形的上升、下 降時(shí)間變長(zhǎng)，不宜在中間級(jí)使用。實(shí)驗(yàn)調(diào)試階段采 用的應(yīng)急措施。 用加法器、比較器、譯碼器、編碼器、數(shù)據(jù)選擇器和碼組檢驗(yàn)器等設(shè)計(jì)特定電路。 任何時(shí)刻的輸出僅決定于當(dāng)時(shí)的輸入，而與電路原來(lái)的狀態(tài)無(wú)關(guān)。它由基本門(mén)構(gòu)成，不含存貯電路和記憶元件，且無(wú)反饋線。根據(jù)已經(jīng)給定的邏輯電路，描述其邏輯功能。根據(jù)設(shè)計(jì)要求構(gòu)成功能正確、經(jīng)濟(jì)、可靠的電路。（