idt70v9289高速同步雙口sram原理及應用

1、沈陽單片機開發(fā)網幫您精確掌握電子器件的使用細節(jié)IDT70V9289 型高速同步雙口 SRAM 的原理及應用作者：楊 飛 徐孟祥 張爾揚摘 要：IDT70V9289 是IDT 公司新推出的一款高速同步雙口靜態(tài)存儲器（SRAM），可實現不同傳輸方式的雙路高速數據流的無損傳輸。文中詳細介紹該電路的結構和原理，給出 IDT70V9289 的典型應用電路及設計時應注意的問題。關鍵詞：SRAM 同步 流通模式 流水線模式1、 引言隨著科技的發(fā)展和高速設備的不斷涌現，數據傳輸率也越來越高。而由于傳輸方式的不同，各種高速設備在連接時能否實現可靠的數據交換就顯得十分重要。高速雙口 SRAM 的出現為解決這一問題

2、提供了一種有效途徑。IDT70V9289 是 IDT 公司新推出的高速同步雙口靜態(tài)存儲器，其容量為 64k16bit，具有設計簡單，應用靈活等特點。2、IDT70V9289 的結構及功能21 內部結構圖 1 示出 IDT70V9289 的結構框圖，它主要由 I/O 控制器、存儲器陣列、計數器/地址寄存器和一些邏輯電路組成。22 功能特點：真正的雙端口存儲器，完全同步操作3.5ns 時鐘建立時間，0ns 保持時間（所有控制、數據和地址輸入）具有數據輸入、地址和控制寄存器存儲容量達 1024kbit(64k16bit)；高速數據存取，其 TCD（時鐘上升沿與數據輸入/輸出的時延）為商業(yè)級：6/7.

3、5/9/12ns(最大)工業(yè)級：9ns(最大)應用 IDT 公司的高性能 CMOS 技術，所耗低1沈陽單片機開發(fā)網幫您精確掌握電子器件的使用細節(jié)工作時：500mW（典型值）待機時：1.5mw(典型值)計數使能和重置功能通過 FT/PIPE 引腳選擇任意端口的流通（folw-through）或流水線輸出模式可對多路傳輸總線中的獨立高位字節(jié)和低位字節(jié)進行控制LVTTL 接口電平，3.3V(0.3V)單電源供電23 引腳功能（以左邊端口引腳為例）VDD：電源輸入端，起濾波作用的旁路電容器應盡可能靠近電源引腳，并直接連接到地； VSS：接地引腳；CE0L，CE1L：使能端，當 CE0L 為低電平且 C

4、E1L 為高電平時，電路工作。該引腳可允許每個端口的片上電路進入低功耗的待機模式；R/WL：讀/寫使能，此端為高電平時讀出，為低電平時寫入； OEL：異步輸出使能；A0L-A15L：地址同步輸入端； I/O0L-I/O15L：數據輸入/輸出端；CLK：存儲器工作時鐘，所以輸入信號在該時鐘上升沿有效； UBL：高位字節(jié)選擇，低電平有效；LBL：低位字節(jié)選擇，低電平有效；CNTENL：計數器使能，當時鐘上升沿到來時，如果該引腳為低電平，則地址計數器工作，優(yōu)先級高于其它引腳；CNTRSTL：計數器重置，低電平有效，優(yōu)先級高于其他引腳；FT/PIPEL：流通（flow-through）和流水線模式選擇

5、，高電平有時為流水線模式，此時輸出有效發(fā)生在 CE0L 為低電平且 CE1L 為高電平的二個周期。ADSL：地址選通使能，低電平有效，優(yōu)先級高于其他引腳。3、應用舉例以 IDT70V9289 為核心，配以適當的控制信號，即可使不同傳輸方式的雙路高速數據流實現無損傳輸。下面以某高速誤碼儀與 CY7C68013 型高速 USB 單片機的連接為例，介紹 IDT70V9289 的應用及應注意的問題。31 讀模式選擇在設計中，高速誤碼儀的 Virtex_II XC2V250 與 CY7C68013 進行數據交換，由于 CY7C68013 采用突發(fā)方式傳輸且傳輸速度高達 300Mbit/s，而 Virte

6、x-II XC2V250 只能檢測連續(xù)數據流的誤碼，因此正好可以應用 IDT70V9289 實現高速數據流的無損傳輸。IDT70V9289提供二種讀數據模式（流通模式和流水線模式）。為了實現高速傳輸和降低時序設計的復雜度，設計選擇了流水線模式。下面簡述二種模式的區(qū)別。（1）結構差別二者在寫入過程中完全一樣，都是通過輸入寄存器緩沖數據，但在讀出過程中，流水線模式通過輸出寄存器緩沖數據而流通模式則沒有。如圖 2 所示，在流水線模式中輸入寄存器和輸出寄存器工作在同一時鐘邊沿。2沈陽單片機開發(fā)網幫您精確掌握電子器件的使用細節(jié)（2）時序差別結構差別反映在時序關系上就是流通模式的數據輸出比流水線模式提前一

7、周期，并與存儲器陣列的讀數據同在一個時鐘周期，并與存儲器陣列的讀數據同在一個時鐘周期，如圖 3所示，這樣，可以實現地址輸入和數據輸出的同步，從而滿足一些電路的時序要求；而流水線模式由于有輸出寄存器，其輸出引腳上的讀數據在幾乎整個時鐘周期內都是可用的，因而為器件取數據提供最佳的建立時間，并允許在更高的時鐘頻率下進行操作，同時設計者也無需擔心電路設計技巧和定時通路。更要注意的是：由于存在這種時序差別，設計者在選擇讀模式時，要考慮到相應的時序變化，以免造成讀取數據錯誤。32 電路設計由于本設計的數據傳輸率高達 300Mbit/s，而 IDT70V9289 的容量僅有 1024kbit，所以必須采取邊

8、讀邊寫的方式緩沖數據。但是，IDT70V9289 并不允許雙端口對同一地址同時進行讀和寫，也沒有像以前的 SRAM（如 IDT7024）那樣設計操作忙邏輯，而是制定了一套讀寫規(guī)則。由于這套讀寫規(guī)則比較復雜，為了降低時序關系的復雜度，本設計將 IDT70V9289 分成容量相等的二個區(qū)域，把地址預存入 Virtex-II XC2V250 和 CY7C68013 的RAM 中。當 CY7C68013 向Virtex-II XC2V250 傳輸數據時，將 Virtex-II XC2V250 和 IDT70V92893沈陽單片機開發(fā)網幫您精確掌握電子器件的使用細節(jié)的片選端置低電平以啟動這二個電路，然后

9、再向 IDT70V9289 發(fā)送數據，同時通過 CLKOUT端向 Virtex-II XC2V250 的 CLKIN 發(fā)送時鐘，以使 Virtex-II XC2V250 定時讀取數據；當 CY7C68013 發(fā)送 512kbit 后，即改變 A0R-A15R 引腳的值，同時 Virtex-II XC2V250 也通過內置計數器定時改變 A0L-A15L 引腳的值，從而將 CY7C68013 的二個存儲區(qū)域交換過來，然后再按上述方式進行讀寫，如此循環(huán)下去。只要讀和寫的平均速率保持一致，就可以保證數據可靠傳輸。應用電路框圖如圖 4 所示。這樣做不但充分利用了二個端口可同時進行存取操作的特點，而且巧妙地避免了同時對同一地址進行讀寫操作的沖突，從而