簡(jiǎn)單邏輯分析儀的設(shè)計(jì)

1、軍械工程學(xué)院本科畢業(yè)論文邏輯分析儀是一種新型的數(shù)字測(cè)試儀器。它應(yīng)用于微機(jī)等數(shù)字系 統(tǒng)的軟件、硬件調(diào)試，故障檢查，性能分析等過程中。它可以監(jiān)測(cè)硬 件電路工作時(shí)的邏輯電平，并加以存儲(chǔ)，用圖形的方式直觀地表達(dá)出 來，便于用戶檢測(cè)，分析電路設(shè)計(jì)中的錯(cuò)誤。在數(shù)字電路調(diào)試中，往 往要測(cè)試多路信號(hào)波形，分析其邏輯關(guān)系。普通示波器最多只能測(cè)試 兩路信號(hào)波形，而邏輯分析儀價(jià)格較高，我們?cè)O(shè)計(jì)的簡(jiǎn)易邏輯分析儀 造價(jià)低、性能高，具有一定的推廣價(jià)值。本系統(tǒng)采用單片機(jī)和CPL印合的方式。用CPLE作信號(hào)發(fā)生和 采集裝置，產(chǎn)生8路信號(hào)及數(shù)據(jù)采集。信號(hào)發(fā)生器的序列時(shí)鐘頻率可 高于100HZ。系統(tǒng)觸發(fā)方式具有單級(jí)觸發(fā)字和三級(jí)邏

2、輯狀態(tài)分析觸 發(fā)功能。其中觸發(fā)字可以通過鍵盤任意設(shè)定，觸發(fā)位置可調(diào)。此邏輯分析儀能夠在示波器上清晰穩(wěn)定地顯示所采集到的8路信號(hào)波形和時(shí)間標(biāo)志線，并顯示觸發(fā)點(diǎn)的位置。單片機(jī)輸出可在上位 機(jī)上顯示，能同時(shí)看到八路信號(hào)的波形和同一時(shí)刻不同信號(hào)的邏輯狀 態(tài)。系統(tǒng)利用單片機(jī)來完成人機(jī)界面控制， 信號(hào)觸發(fā)、分析、處理與 變換。8位輸入電路的輸入阻抗大于50kQ,門限電壓16級(jí)可調(diào)。每 通道的存儲(chǔ)深度可達(dá)到32bit 。單片機(jī)與CPLD的結(jié)合簡(jiǎn)化了外圍硬 件電路的設(shè)計(jì)，增加了系統(tǒng)的穩(wěn)定性和可靠性。關(guān)鍵字 單片機(jī)；CPLD邏輯分析儀；示波器；信號(hào)發(fā)生器軍械工程學(xué)院本科畢業(yè)論文AbstractThe logic

3、al analyzer is one kind of new numeral measuring instrument. It applies in number system and so on the microcomputer softwares, the hardware debugging, the malfunction finding, processes and so on in performance analysis. It may monitor the hardware electric circuit to work the time logical level, a

4、nd saves, expresses intuitively with the graph way, is advantageous for the user examination, analyzes in the circuit design the mistake. In the digital circuit debugging, often must test the multi-channel waveform, analyzes its logical relations. The ordinary oscilloscope are most only can test two

5、 group waveforms, but the logical analyzer price is high, we design the simple logical analyzer construction cost low, the performance is high, has certain promoted value. This system uses the monolithic integrated circuit and the CPLD union way.Manufactures the signal with CPLD to occur with the ga

6、thering installment, produces 8 groups signals and the data acquisitions. The signal generating device sequence clock frequency may be higher than 100HZ.The system triggering wayhas the single stage triggering character and three level of logic state analysis triggering function. Triggering characte

7、r may establish willfully through the keyboard, triggers the position adjustable.This logical analyzer can on the oscilloscope stably demonstrate clearly gathers 8 group waveforms and the time scribe mark, and demonstrate the trigger point the position. The monolithic integrated circuit outputs may

8、demonstrate in on position machine that, can simultaneously see the Chinese red army soldier signal the profile and the identical time different signal logical condition. The system completes the man-machine contact surface control using the monolithic integrated circuit, signal triggering, the anal

9、ysis, processing and the transformation. 8 inputII軍械工程學(xué)院本科畢業(yè)論文circuit input impedance is bigger than 50kQ , thresholdvoltage 16 levels adjustable. Each channel memorydepth may achieve 32bit.The monolithic integrated circuit and the CPLD union simplified the periphery hardware electric circuit design

10、, increased the system stability and the reliability.Keywords Single-chip Microcomputer CPLD； Logicalanalyzer ； Osc川ograph； Signal generatoriii軍械工程學(xué)院本科畢業(yè)論文摘要-IAbstract - n第1章緒論-2第2章總體方案設(shè)計(jì)3方案比較與選擇3系統(tǒng)設(shè)計(jì)方案3第3章電路分析與設(shè)計(jì) 5信號(hào)發(fā)生器5輸入電路6采集與存儲(chǔ)電路-7顯示控制電路-7利 用示波器顯示9電源10示波器顯示的方法-11第4章軟件設(shè)計(jì)13第5章系統(tǒng)測(cè)試分析 IV軍械工程學(xué)院本科畢業(yè)論文

11、-15測(cè)試儀器15調(diào)試方法和過程15結(jié)論18致謝19參考文獻(xiàn)20軍械工程學(xué)院本科畢業(yè)論文簡(jiǎn)易邏輯分析儀的設(shè)計(jì)第1章緒論在工作中只要有數(shù)字邏輯信號(hào)，就能有機(jī)會(huì)使邏輯分析儀電 子化。邏輯分析儀作為一種數(shù)字測(cè)試儀器。它應(yīng)用于微機(jī)等數(shù)字 系統(tǒng)的軟件，硬件調(diào)試，故障檢查，性能分析等過程中。隨著電 子計(jì)算機(jī)技術(shù)的迅速發(fā)展，邏輯集成電路、微處理器等數(shù)字電路 因其精度高、穩(wěn)定可靠、能對(duì)信號(hào)進(jìn)行存儲(chǔ)與判斷等處理，且可 用標(biāo)準(zhǔn)化部件構(gòu)成各種電路而越來越得到廣泛的應(yīng)用。但在研制 與維修這類儀器時(shí)，往往要測(cè)試多路信號(hào)波形，分析其邏輯關(guān)系， 一般對(duì)信號(hào)進(jìn)行測(cè)量的示波器已無法勝任。我們需要的是一臺(tái)觀 察、分析各種電路的多

12、路信號(hào)邏輯分析儀，但市面上這種儀器價(jià) 格較高。為此，本文根據(jù)示波器的基本原理設(shè)計(jì)， 采用51系列單 片機(jī)、CPLDW示波器一起構(gòu)成邏輯分析儀，價(jià)格低，性能比較穩(wěn) 定，具有一定的實(shí)用和推廣價(jià)值。系統(tǒng)可以實(shí)現(xiàn)8路信號(hào)的發(fā)生與采集；單片機(jī)完成人機(jī)界面 控制，信號(hào)觸發(fā)、分析、處理與變換；示波器顯示輸出。邏輯分 析儀能在示波器上顯示移動(dòng)的時(shí)間標(biāo)志線，和8路邏輯狀態(tài)。邏輯分析儀可以把單片機(jī)的輸出顯示在上位機(jī)上。單片機(jī)、CPLDW示波器的結(jié)合簡(jiǎn)化了外圍擴(kuò)展電路的設(shè)計(jì)，系統(tǒng)的穩(wěn)定性和可靠 性較強(qiáng)。VI軍械工程學(xué)院本科畢業(yè)論文第2章總體方案設(shè)計(jì)方案比較與選擇方案一：基于單片機(jī)方式：即單片機(jī)，轉(zhuǎn)換電路，存儲(chǔ)及顯

13、示系統(tǒng)構(gòu)成。單片機(jī)完成基本處理和信號(hào)的采集，存儲(chǔ)顯示實(shí)現(xiàn) 控制與變換。優(yōu)點(diǎn)是系統(tǒng)規(guī)模小，靈活，但觀察高速和復(fù)雜信號(hào)， 難以達(dá)到滿意效果。方案二：FPGA/CPL方式或帶有IP核的FPGA/CPL方式。即 用FPGA/CPL比成采集，存儲(chǔ)，顯示及 A/D, D/A等功能，由IP 核實(shí)現(xiàn)人機(jī)交互及信號(hào)測(cè)量分析等功能。這種方案的優(yōu)點(diǎn)在于系 統(tǒng)結(jié)構(gòu)緊湊，可以實(shí)現(xiàn)復(fù)雜測(cè)量與控制，操作方便；缺點(diǎn)是調(diào)試 過程繁瑣。方案三：?jiǎn)纹瑱C(jī)與CPL陰合方式。即用單片機(jī)完成人機(jī)界面， 系統(tǒng)控制，信號(hào)分析，處理變換，用 CPLDI成信號(hào)的產(chǎn)生，采集 控制邏輯及顯示控制邏輯。這種方案兼顧了前兩個(gè)方案的優(yōu)點(diǎn)。這里我們采用方案三

14、，它比較好的實(shí)現(xiàn)了我們要完成的指標(biāo)。系統(tǒng)設(shè)計(jì)方案本系統(tǒng)采用單片機(jī)和可編程邏輯器件作為數(shù)據(jù)處理及控制核 心，將設(shè)計(jì)任務(wù)分解為數(shù)字信號(hào)發(fā)生器，輸入電路，觸發(fā)信號(hào)產(chǎn) 生，采集存儲(chǔ)，數(shù)據(jù)處理，顯示，控制電路，操作面板等功能模 塊。系統(tǒng)的總體框圖如圖1所示。軍械工程學(xué)院本科畢業(yè)論文簡(jiǎn)易邏輯分析儀圖1系統(tǒng)總體框圖本系統(tǒng)分為信號(hào)發(fā)生器和簡(jiǎn)易邏輯分析儀兩部分：一是信號(hào)發(fā)生器，它由晶振和頻率生成模塊，移位寄存器以 及預(yù)置開關(guān)組成，由晶振產(chǎn)生信號(hào)，送給 CPLD&成的分頻電路， 分頻后，再輸出信號(hào)。其中預(yù)置開關(guān)起到對(duì)標(biāo)準(zhǔn)頻率的分頻作用。二是簡(jiǎn)易邏輯分析儀。它由信號(hào)輸入電路，RAM CPL面據(jù)采 集，89C51單片

15、機(jī)，D/A轉(zhuǎn)換器，顯示器，鍵盤，LED顯示，PC 顯示等組成。信號(hào)由信號(hào)發(fā)生器送到信號(hào)輸入電路，CPL面據(jù)采集模塊對(duì)信號(hào)輸入電路的信號(hào)進(jìn)行采集，CPLDt據(jù)采集模塊再將 采集來的信號(hào)和單片機(jī)進(jìn)行通訊，RAM起到對(duì)單片機(jī)捕捉到觸發(fā) 信號(hào)進(jìn)行數(shù)據(jù)保存，再由單片機(jī)和通過 D/A轉(zhuǎn)換器將單片機(jī)送來 的數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)在顯示器上顯示出來，也可由單片機(jī) 和LED連接，將信號(hào)在LED上顯示出來，也可和PC機(jī)上連接進(jìn)行軍械工程學(xué)院本科畢業(yè)論文顯示等。來達(dá)到應(yīng)有的功能IX軍械工程學(xué)院本科畢業(yè)論文第3章電路設(shè)計(jì)與分析信號(hào)發(fā)生器本模塊采用EPM3064ATC1現(xiàn)8路可預(yù)置的循環(huán)移位邏輯 信號(hào)序列，序列時(shí)鐘為100Hz,并能夠重復(fù)輸出。其中硬件模塊 為系統(tǒng)分頻模塊，將1MHZ勺系統(tǒng)時(shí)鐘分頻