FPGA培訓(xùn)(共44張)(PPT 44頁)

1、FPGA培訓(xùn)第1頁，共44頁。7/22/20221全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第一講內(nèi)容 可編程邏輯器件概述 ispXP2芯片介紹 FPGA與CPLD的比較 Vrilog HDL編程語言 編程實(shí)例 ispLEVER7.0開發(fā)環(huán)境 作業(yè)：數(shù)字時(shí)鐘7/22/20222全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第2頁，共44頁?？删幊踢壿嬈骷攀鯬LD的發(fā)展歷程：7/22/20223全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第3頁，共44頁。PLD的分類按集成度分類:7/22/20224全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第4頁，共44頁。按結(jié)構(gòu)分類 乘積項(xiàng)結(jié)構(gòu)：大部分簡單PLD和CPLD 查找表結(jié)構(gòu)：

2、大多數(shù)FPGA按編程工藝分類 熔絲(Fuse)型 反熔絲(Anti-fuse)型 EPROM型，紫外線擦除電可編程邏輯器件 EEPROM型 SRAM型：大部分FPGA器件采用此種編程工藝 Flash型7/22/20225全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第5頁，共44頁。簡單PLD器件被取代的原因陣列規(guī)模小，資源不夠用于設(shè)計(jì)數(shù)字系統(tǒng)片內(nèi)寄存器資源不足，難以構(gòu)成豐富的時(shí)序電路I/O不夠靈活編程不便，需專用的編程工具7/22/20226全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第6頁，共44頁。FPGA/CPLD被廣泛采用的原因規(guī)模越來越大，單片邏輯門數(shù)已愈千萬。開發(fā)過程投資小。FPGA/CPLD芯片

3、在出廠前都經(jīng)過了嚴(yán)格的測(cè)試，而且設(shè)計(jì)靈活，發(fā)現(xiàn)錯(cuò)誤可直接更改設(shè)計(jì)，減少了投片風(fēng)險(xiǎn)。用FPGA/CPLD試制功能樣機(jī)，能以最快速度占領(lǐng)市場(chǎng)。有些領(lǐng)域，標(biāo)準(zhǔn)協(xié)議發(fā)展太快，設(shè)計(jì)ASIC根不上技術(shù)更新速度，只能依靠FPGA/CPLD完成系統(tǒng)研制與開發(fā)。FPGA/CPLD開發(fā)工具智能化，功能強(qiáng)大。新型FPGA內(nèi)嵌CPU或DSP內(nèi)核，支持軟硬件協(xié)同設(shè)計(jì)，可作為SOPC硬件平臺(tái)。7/22/20227全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第7頁，共44頁。7/22/20228全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第8頁，共44頁。XP2基本結(jié)構(gòu)JTAG & SPI PortssysCLOCK PLLs Frequ

4、ency Synthesis-Up to 4 per deviceEnhanced Configuration Logicincludes Dual Boot, Decryption & TransFRPre-EngineeredSource SynchronousSupport:DDR2 400MbpsGeneric 750MbpsOn-Chip OscillatorFlashFlexible sysIO Buffers: LVCMOS, HSTL,SSTL, LVDS, + DSP BlocksMultiply and Accumulate Support ForUp to 32 18X1

5、8 MultiplierssysMEM Block RAM 18Kbit Dual PortUp to 885KbitsProgrammable Function Units (PFUs) Up to 40K LUTsFlexible Routing Optimized for Speed, Cost and Routability7/22/20229全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第9頁，共44頁。 DeviceXP2-5XP2-8XP2-17XP2-30XP2-40LUTs (K)58172940EBR SRAM Blocks912152148EBR SRAM (Kbits)16622

6、1276387885Distributed RAM (Kbits)1018355683# 18x18 Multipliers1216202832PLLs22444Package & IO Combinations132-ball csBGA (8x8mm)8686144-pin TQFP (20 x20mm)100100208-pin PQFP (28x28mm)146146146256-ball ftBGA (17x17mm)172201201201484-ball fpBGA (23x23mm)358363363672-ball fpBGA (27x27mm)472540查找表（Look-

7、Up-Table)簡稱為LUT，LUT本質(zhì)上就是一個(gè)RAM。它把數(shù)據(jù)事先寫入RAM后，每當(dāng)輸入一個(gè)信號(hào)就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出。 7/22/202210全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第10頁，共44頁。FPGA/CPLD比較7/22/202211全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第11頁，共44頁。什么是Verilog HDL？ Verilog HDL是一種硬件描述語言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建

8、模。Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。Verilog HDL語言不僅定義了語法，而且對(duì)每個(gè)語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Ve r i l o g仿真器進(jìn)行驗(yàn)證。語言從C編程語言中繼承了多種操作符和結(jié)構(gòu)。Verilog HDL語言的核心子集非常易于學(xué)習(xí)和使用，完整的硬件描述語言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。Verilog “Tell me how your circuit should behave and I will give youthe har

9、dware that does the job.”7/22/202212全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第12頁，共44頁。功能模塊:7/22/202213全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第13頁，共44頁。結(jié)構(gòu)模塊:7/22/202214全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第14頁，共44頁。RTL綜合:Register Transfer Level (RTL) - A type of behavioral modeling, for the purpose of synthesis. Hardware is implied or inferred SynthesizableSynt

10、hesis - Translating HDL to a circuit and then optimizing the represented circuitRTL Synthesis - The process of translating a RTL model of hardware into an optimized technology specific gate level implementation7/22/202215全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第15頁，共44頁。RTL綜合:7/22/202216全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第16頁，共44頁。典型綜合流程

11、:7/22/202217全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第17頁，共44頁。典型仿真流程：7/22/202218全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第18頁，共44頁?；灸K結(jié)構(gòu)：7/22/202219全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第19頁，共44頁。PORTS聲明：7/22/202220全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第20頁，共44頁。DATA類型聲明：7/22/202221全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第21頁，共44頁。assign語句：7/22/202222全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第22頁，共44頁。assign語句：7/22/202223全國大學(xué)生

12、電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第23頁，共44頁。Always 語句：If there are more than one behavioral statement inside an always block, the statements can be grouped using the keywords begin and end.此語句總是循環(huán)執(zhí)行。只有寄存器類型數(shù)據(jù)能夠在這種語句中被賦值。所有的a l w a y s語句在0時(shí)刻并發(fā)執(zhí)行。7/22/202224全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第24頁，共44頁。阻塞性過程賦值：賦值操作符是“=” 。阻塞性過程賦值在其后所有語句執(zhí)行前執(zhí)

13、行，即在下一語句執(zhí)行前該賦值語句完成執(zhí)行。如下所示：a l w a y s (A o r B o r C i n)b e g i n T 1 = A & B; T 2 = B & C i n; T 3 = A & C i n; C o u t = T 1 | T 2 | T 3;e n dT 1賦值首先發(fā)生，計(jì)算T 1；接著執(zhí)行第二條語句，T 2被賦值；然后執(zhí)行第三條語句，T 3被賦值；依此類推。executed in the order they are specified in a sequential block7/22/202225全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第25頁，共44頁

14、。非阻塞性過程賦值：非阻塞性過程賦值使用賦值符號(hào)“ =”。例如：b e g i nL o a d = 32;R e g A = L o a d;R e g B = S t o r e;e n dallow scheduling of assignments without blocking execution of the statements that follow in a sequential block . Recommended: Use Nonblocking assignments for clocked processes when writing synthesizable

15、code.7/22/202226全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第26頁，共44頁。Always 語句：7/22/202227全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第27頁，共44頁。Always 語句：7/22/202228全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第28頁，共44頁。If-Else Statements7/22/202229全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第29頁，共44頁。Case Statement7/22/202230全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第30頁，共44頁。Clocked ProcessNonblocking assignments (=) are u

16、sed for clockedprocesses7/22/202231全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第31頁，共44頁。Function7/22/202232全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第32頁，共44頁。Function- Multiplier7/22/202233全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第33頁，共44頁。ispLEVER設(shè)計(jì)流程圖 7/22/202234全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第34頁，共44頁。System Stimulation7/22/202235全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第35頁，共44頁。實(shí)例：7/22/202236全國大學(xué)生電子

17、設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第36頁，共44頁。Design Blockmodule counter( clk,clr,f,d,q );input clk;input clr;input 1:0f;input 7:0d;output 7:0q;wire clk;wire clr;wire 1:0f;wire 7:0d;reg 7:0q;always(posedge clk or posedge clr)begin if(clr) q=8h00; else case(f) 2b00: q=d; /loads the counter 2b01: q=q+1; /counts up 2b10: q=q-1

18、; /counts down 2b11: q=q; endcaseendendmodule7/22/202237全國大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第37頁，共44頁。Stimulus Blocktimescale 100ps/1ps module tb;/inputreg clk;reg clr;reg 1:0f;reg 7:0d;/outputwire 7:0q;counter tb ( .clk(clk), .clr(clr), .f(f), .d(d), .q(q);initial begin clk = 0; forever #1 clk = clk;endinitial begin clr = 1; d = 8h00; f = 2b00; #10 f = 2b10; #10 f = 2b01; #10 clr = 0; #512 f = 2b11; #10 f = 2b10; #512 f = 2b11;endendmodule7/22/202