匯編語言與計(jì)算機(jī)系統(tǒng)組成第9章--現(xiàn)代計(jì)算機(jī)系統(tǒng)部件設(shè)計(jì)

1、9.1 現(xiàn)代計(jì)算機(jī)設(shè)計(jì)技術(shù)EDA技術(shù)：EDA技術(shù)依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺上，對以硬件描述語言為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合(布局布線)，以及邏輯優(yōu)化和仿真測試，直至下載到可編程邏輯器件CPLD/FPGA或?qū)Ｓ眉呻娐稟SIC芯片中，實(shí)現(xiàn)既定的電子線路系統(tǒng)功能 1EDA技術(shù)EDA技術(shù)的自頂向下的設(shè)計(jì)方法 . 采用硬件描述語言，在系統(tǒng)的基本功能或行為級上對設(shè)計(jì)的產(chǎn)品進(jìn)行描述和定義，結(jié)合多層次的仿真技術(shù)，在確保設(shè)計(jì)的可行性與正確性的前提下，完成功能確認(rèn)；. 利用EDA工具的邏輯綜合功能，把功能描述轉(zhuǎn)換成某一具體目標(biāo)芯片的

2、網(wǎng)表文件，并將它輸出到該器件廠商的布局布線適配器，進(jìn)行邏輯映射及布局布線；. 利用產(chǎn)生的仿真文件進(jìn)行功能和時(shí)序驗(yàn)證，以確保實(shí)際系統(tǒng)的性能。 2EDA設(shè)計(jì)流程3現(xiàn)代計(jì)算機(jī)設(shè)計(jì)技術(shù)FPGA器件都采用SRAM查找表結(jié)構(gòu)的編程工藝 硬件描述語言HDL（Hardware Description Language）常見的HDL：VHDL、Verilog HDL、SystemVerilog、SystemC 4VHDL語言 VHDL是1983年由美國國防部(DOD)發(fā)起創(chuàng)建，由IEEE(The institute of E1ectrical and E1ectronics Engineers)進(jìn)一步完善并在1

3、987年作為“IEEE標(biāo)準(zhǔn)1076”發(fā)布 1993年，IEEE公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本最新公布的VHDL標(biāo)準(zhǔn)版本是IEEE 1076-2002 VHDL語言具有很強(qiáng)的電路行為描述、結(jié)構(gòu)描述和建模能力，能從多個(gè)層次對數(shù)字系統(tǒng)進(jìn)行建模和描述，簡化硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性 5計(jì)算機(jī)組成部件設(shè)計(jì)算術(shù)邏輯運(yùn)算部件ALU設(shè)計(jì) 建立項(xiàng)目 選擇目標(biāo)器件及參數(shù)1位全加器設(shè)計(jì)1位加減法器設(shè)計(jì)1位算術(shù)邏輯運(yùn)算單元ALU設(shè)計(jì)頂層文件4位ALU部件設(shè)計(jì)編譯和功能仿真6簡單計(jì)算機(jī)設(shè)計(jì)7寄存器讀寫控制電路8簡單計(jì)算機(jī)設(shè)計(jì)復(fù)位信號clr和時(shí)鐘信號clk11個(gè)控制信號：Cp、E

4、p、Lm、Er、Ei、Li、WR、Lab、Su、Eu和S111個(gè)信號的各種取值構(gòu)成了計(jì)算機(jī)的控制字計(jì)算機(jī)控制字的每種取值都確定計(jì)算機(jī)的一種狀態(tài)，即控制計(jì)算機(jī)的一個(gè)微操作控制字取值的變化，就決定了計(jì)算機(jī)的不同動(dòng)作控制信號由控制器產(chǎn)生 9指令系統(tǒng)設(shè)計(jì)指令系統(tǒng)有4種指令 1. 訪存指令，從ROM中讀出數(shù)據(jù)至通用寄存器2. 加法指令，從通用寄存器中讀出兩個(gè)數(shù)據(jù)進(jìn)行加法運(yùn)算3. 減法指令，從通用寄存器中讀出兩個(gè)數(shù)據(jù)進(jìn)行減法運(yùn)算4. 停機(jī)指令，計(jì)算機(jī)停止運(yùn)行10指令功能及編碼11指令微操作的分配(1) LB指令節(jié)拍1：節(jié)拍線A=1，置EP=1，Lm=1，clk上升沿使PCMAR，并且B=1；即PC發(fā)出訪存

5、地址并進(jìn)入第2拍；節(jié)拍2：節(jié)拍線B=1，置Er=1，Li=1，CP=1，clk上升沿使ROMIR，PC+1PC，并且C=1；進(jìn)入第3拍；節(jié)拍3：節(jié)拍線C=1，指令線LB=1，置Ei=1，Lm=1，S1=1，clk上升沿使指令編碼IR3IR0MAR，并且D=1；進(jìn)入第4拍；節(jié)拍4：節(jié)拍線D=1，指令線LB=1，置Ei=1，Er=1，WR=1，clk上升沿把從ROM中讀出的8位數(shù)據(jù)送入一個(gè)通用寄存器(由IR5IR4和WR共同決定)，并且A=1，即回到第1拍，進(jìn)入下一條指令的取指周期。 12指令微操作的分配(2) ADD RX1，RX2指令節(jié)拍3：節(jié)拍線C=1，指令線ADD=1，置Ei=1，Lab=

6、1，clk上升沿使RX1A，RX2B，并且D=1；即通用寄存器內(nèi)容讀出至臨時(shí)寄存器并進(jìn)入第4拍，節(jié)拍4：節(jié)拍線D=1，指令線ADD=1，設(shè)置Eu=1，Ei=1，WR=1，clk上升沿把加法運(yùn)算結(jié)果送入一個(gè)通用寄存器(由IR5IR4和WR共同決定)，并且A=1，回到第1拍。 13指令微操作的分配(3) SUB RX1，RX2指令節(jié)拍3：節(jié)拍線C=1，指令線SUB=1，置Ei=1，Lab=1，clk上升沿使RX1A，RX2B，并且D=1；即通用寄存器內(nèi)容讀出至臨時(shí)寄存器并進(jìn)入第4拍。節(jié)拍4：節(jié)拍線D=1，指令線SUB=1，設(shè)置Su=1，Eu=1，Ei=1，WR=1，clk上升沿把減法運(yùn)算結(jié)果送入一個(gè)通用寄存器(由IR5IR4和WR共同決定)，并且A=1，回到第1拍。 14控制器設(shè)計(jì) 控制字真值表15控制器設(shè)計(jì)控制字的邏輯表達(dá)式簡化 16控制器設(shè)計(jì)17程序設(shè)計(jì)18存儲(chǔ)器分配19Quartus設(shè)計(jì)和仿真 1位寄存器R 20運(yùn)算器ALU8位ALU運(yùn)算單元 一位加減法電路 214位地址寄存器MAR 22四位地址譯碼器電路dec423ROM24指令寄