CMOS制造工藝及流程-Good

1、1Main content0.6um single Poly double metal process flow introduce;Open discussion.2Part 1:0.6um process flow introduce 一，襯底材料的準(zhǔn)備 二，阱的形成 三，隔離技術(shù) 四，柵的完成 五，源漏的制備 六，孔 七，金屬1布線 八，平坦化工藝 九，VIA及金屬2 十，鈍化工藝3一，襯底材料的準(zhǔn)備（1） 1，根據(jù)設(shè)備選擇硅片規(guī)格：直徑6英寸（150mm）,厚度為67520um。 2，根據(jù)具體工藝選擇硅片的摻雜類型和電阻率： N型（電阻率4-7.cm）、P 型（電阻率15-25 .cm

2、）。 3，從電路和器件考慮是否選用外延片和雙面拋光片。4襯底材料的準(zhǔn)備（2） 硅片的晶向：MOS器件只選，該晶向Si界面態(tài)密度最小，載流子具有較高的遷移率。晶向界面態(tài)密度最高，張力最大。5二，阱的形成（用途） 阱（Well or called Tub）的形成. 阱的作用是在一種摻雜類型的襯底上（N或P）可以制作兩種器件(CMOS)。 根據(jù)原始襯底和阱的類型，CMOS工藝可以分為：P-well工藝、N-well工藝和Twin-well工藝。 評(píng)價(jià)阱的關(guān)鍵參數(shù)有：阱的結(jié)深（Xj）和阱電阻（Rs）.6阱的形成（原理圖）7阱的形成（工藝流程）8First OxideSi(P)SiO21700 A阱的形

3、成（流程圖CROSS SECTION）9N-Well AND P-WELL IMPSi(P)SiO2阱的形成（流程圖CROSS SECTION）10阱的形成（流程圖CROSS SECTION）Well Driving inSi(P)P-WellSiO2N-Well11阱的形成（流程圖CROSS SECTION）N-WellSi(P)P-Well.Oxide Strip12阱的形成（閂鎖效應(yīng)）阱一般是通過離子注入和推阱過程形成的，通常推阱的時(shí)間較長(zhǎng)且溫度很高（1000）。閂鎖效應(yīng)是CMOS工藝中固有的問題，影響閂鎖效應(yīng)的主要參數(shù)是阱和襯底的電阻Rwell和Rsub以及寄生晶體管的電流增益npn和

4、pnp。通過降低Rwell和Rsub，使npn*pnp小于1，從而避免閂鎖效應(yīng)。13三，隔離技術(shù)（用途）隔離技術(shù) ( Isolation). 在MOS集成電路中，所有的器件都制作在同一個(gè)硅襯底上，它們之間的隔離非常重要，如果器件之間的隔離不完全，晶體管之間的泄露電流會(huì)引起直流功耗增加和晶體管之間的相互干擾，甚至有可能導(dǎo)致器件邏輯功能的改變。常見的有PN結(jié)、 LOCOS、PBLOCOS、凹槽等隔離技術(shù).14隔離技術(shù)(LOCOS 原理） CMOS工藝最常用的隔離技術(shù)就是LOCOS（硅的選擇氧化）工藝，它以氮化硅為掩膜實(shí)現(xiàn)了硅的選擇氧化，在這種工藝中，除了形成有源晶體管的區(qū)域以外，在其它所有重?fù)诫s硅

5、區(qū)上均生長(zhǎng)一層厚的氧化層，稱為隔離或場(chǎng)氧化層。常規(guī)的LOCOS工藝由于有源區(qū)方向的場(chǎng)氧侵蝕（SiN邊緣形成類似鳥嘴的結(jié)構(gòu)，稱為“鳥 嘴”bird break)和場(chǎng)注入的橫向擴(kuò)散，使LOCOS工藝受到很大的限制。15隔離技術(shù)(LOCOS 圖）16隔離技術(shù)(LOCOS 工藝流程）17隔離技術(shù)(改善LOCOS B.B方法）右圖為部分在線使用的LOCOS工藝。在線降低B.B方法有： 1，降低場(chǎng)氧厚度； 2，增加SIN厚度，降低PAD OXIDE 厚度； 3，場(chǎng)氧后增加回刻。18隔離技術(shù)(關(guān)于場(chǎng)注入）在LOCOS隔離工藝中，以連接晶體管的金屬或多晶硅連線做為柵，以柵兩測(cè)的N+擴(kuò)散區(qū)做為源漏將形成一個(gè)寄生

6、的場(chǎng)管，為了避免該寄生MOSFET開啟引起的泄露電流等問題， 很多時(shí)候工藝中會(huì)通過場(chǎng)注入（channel stop implant) 來提高場(chǎng)寄生管的開啟,但是如果場(chǎng)注入劑量太大，則 會(huì)降低源/漏對(duì)襯底的單結(jié)擊穿電壓，增加S/D的結(jié)電容，降低MOSFET的傳輸速度。19隔離技術(shù)(流程圖CROSS SECTION）Pad Oxide and Deposit NitrideN-WellSi(P)SiO2Si3N4P-Well20隔離技術(shù)(流程圖CROSS SECTION）SDG Etch and N-field ImpSi(P)N-WellSiO2Si3N4P-Well21隔離技術(shù)(流程圖CROS

7、S SECTION）Field OxidationN-WellSiO2Si(P)Si3N4P-Well22隔離技術(shù)(流程圖CROSS SECTION）Si3N4 StripN-WellSiO2Si(P)P-Well23四，柵的完成柵工藝段是整個(gè)工藝的關(guān)鍵之一.柵氧化層的質(zhì)量影響Vt（固定電荷，可動(dòng)電荷），Bv（缺陷），柵控能力gm，器件老化，亞閾值電流等。柵氧化、多晶淀積以及多晶摻雜在工藝上要 求連續(xù)完成。這幾個(gè)步驟間的時(shí)間間隔被明確定義，一般柵氧和多晶淀積的時(shí)間間隔不大于4小時(shí)，稱為Critical Time。24柵的完成（Sca-oxide)為了消除SiN應(yīng)力和場(chǎng)氧工藝中SiN對(duì)有源區(qū)表面

8、的影響，改善表面狀態(tài)，在做柵氧之前，犧牲氧化是必須的。25柵的完成(預(yù)柵氧與Vt調(diào)整） 在VLSI器件中，溝道區(qū)的注入一般不止一次，通常需要兩次，其中一次用于調(diào)整閾值電壓，另一次用于抑制穿通效應(yīng)，抑制穿通效應(yīng)的注入通常是高能量，高劑量的，注入峰值較深（延伸至源-漏耗盡區(qū)的附近）；而調(diào)閾值注入一般能量較低，注入峰值位于表面附近。調(diào)閾值注入 一般為1次普注，有時(shí)候根據(jù)設(shè)計(jì)的需要會(huì)增加1次 P溝選擇性注入。在溝注前常常生長(zhǎng)一層預(yù)柵氧做 為表面注入保護(hù)層。26柵的完成(工藝流程）27柵的完成(流程圖CROSS SECTION）Sca-oxide and StripN-WellSiO2Si(P)P-We

9、ll28柵的完成(流程圖CROSS SECTION）Gate OxideN-WellSiO2Si(P)P-Well29柵的完成(流程圖CROSS SECTION）Polysilicon DepositionPolyN-WellSiO2Si(P)P-Well30柵的完成(流程圖CROSS SECTION）Poly Photo and EtchPolyN-WellSiO2Si(P)P-Well31五，源漏的制備通過注入形成硅柵器件的源漏兩個(gè)端口。源、柵、漏之間的 對(duì)準(zhǔn)不受其他的因素影響而自對(duì)準(zhǔn)形成。這是硅柵工藝區(qū)別于AL柵工藝的特點(diǎn)之一。漏端附近溝道區(qū)中的高電場(chǎng)是引起短溝器件熱載流子效應(yīng)的主要原因

10、，為了減小溝道電場(chǎng)，VLSI中的N溝器件幾乎全部采用漸變漏摻雜結(jié)構(gòu)，一般由兩次雜質(zhì)注入形成，最常用的兩種漸變結(jié)構(gòu)是雙擴(kuò)散漏（DDD）和輕擴(kuò)散漏（LDD）結(jié)構(gòu)。主要為了減小熱載流子效應(yīng)。 32P-襯底N+N+POLY柵N-N-圖三：輕摻雜漏結(jié)構(gòu)N+N+POLY柵P-襯底圖一：傳統(tǒng)的漏結(jié)構(gòu)N-N+N+POLY柵N-P-襯底圖二：雙擴(kuò)散漏結(jié)構(gòu)源漏的制備（不同結(jié)構(gòu)的截面圖）33源漏的制備DDD結(jié)構(gòu)是通過向源漏區(qū)注磷，砷形成的，首先注入磷，形成輕摻雜N-區(qū)，然后再注入砷形成重?fù)诫s區(qū)，由于P比As輕，擴(kuò)散得較快，所以輕摻雜的N-區(qū)將N+包圍了起來。LDD結(jié)構(gòu)是通過低能注入P或As形成輕摻雜N-區(qū)，并在多晶

11、硅側(cè)面形成氧化物側(cè)墻，然后利用側(cè)墻作為掩膜注入As形成N+區(qū)。34源漏的制備(工藝流程）35SiO2源漏的制備 (流程圖CROSS SECTION）PLDDNLDD and PLDD IMPLPolyN-WellSi(P)P-WellNLDD36源漏的制備 (流程圖CROSS SECTION）LPTEOS Deposition LPTEOSN-WellSiO2Si(P)P-WellNLDDPLDDPoly37源漏的制備 (流程圖CROSS SECTION）Spacer etchPolySpacerN-WellSiO2Si(P)P-WellNLDDPLDD38源漏的制備 (流程圖CROSS SE

12、CTION）PolyNS/D and PS/D SpacerN-WellSiO2Si(P)P-WellNS/DPS/D39六，孔的形成D1采用TEOS+BPTEOS，其中未摻雜的TEOS可以阻擋高溫回流過程中BPTEOS中的雜質(zhì)向POLY及襯底中的擴(kuò)散；BPTEOS中B，P含量要控制在3-5%。摻B可以降低回流溫度，摻P可以減小膜的應(yīng)力，具有抗潮，吸鈉等特性。 介質(zhì)回流：一般溫度在800-900度，監(jiān)控回流角，高溫使BPTEOS流動(dòng)，臺(tái)階平緩，同時(shí)使BPTEOS完全穩(wěn)定，避免出現(xiàn)起球現(xiàn)象，便于AL-1及后段工藝臺(tái)階覆蓋。40孔的形成（接觸電阻）VLSI中寄生電阻主要包括源漏擴(kuò)散區(qū)的體電阻，金屬

13、和源漏的接觸電阻及源漏區(qū)的擴(kuò)展電阻，孔內(nèi)兩種物質(zhì)接觸的狀況直接影響到接觸電阻的大小，在工藝控制中非常重要，孔的尺寸及源漏區(qū)的濃度直接影響接觸電阻的大小，濺AL前的清洗也非常重要。影響接觸電阻大小的因素有：接觸材料，雜質(zhì)濃度，孔的大小，合金退火等。41孔的形成(工藝流程）42孔的形成(流程圖CROSS SECTION）PolySpacerN-WellSiO2Si(P)P-WellNS/DPS/DDeposit D1D143孔的形成(流程圖CROSS SECTION）。W1 EtchPolySpacerN-WellSiO2Si(P)P-WellNS/DPS/DD144七，金屬布線（作用）用作IC的

14、互連線金屬層的材料很多種： - ALSi；ALSiCu；Cu -當(dāng)孔尺寸較小時(shí)如0.6um以下，為 改善臺(tái)階覆蓋，熱AL工藝取代了傳統(tǒng)的冷AL工藝。45金屬布線（結(jié)構(gòu)）金屬互連線結(jié)構(gòu)為： Ti/TiN+AlSiCu+TiN 1， Ti/TiN Barrier層 濺射Ti/TiN之后，通過RTA快速退火形成TiSi/Ti/TiN結(jié)構(gòu)，可以和Si襯底形成良好的歐姆接觸，同時(shí)TiN具有穩(wěn)定的化學(xué)和熱力學(xué)特性，能夠阻擋AL，Cu的滲透，防止AL-Si互熔及AL spiking現(xiàn)象。2， AlSiCu 主要導(dǎo)電層 3，TiN 抗反射層 用于改善AL光刻46金屬布線(工藝流程）47金屬布線(流程圖CROS

15、S SECTION）PolyN-WellSiO2Si(P)P-WellNS/DPS/DD1TINTIN48金屬布線(流程圖CROSS SECTION）ALN-WellSiO2Si(P)P-WellNS/DPS/DSputterAL+TiNTIN49金屬布線(流程圖CROSS SECTION）N-WellSiO2Si(P)P-WellNS/DPS/DTINAL etch50八，平坦化工藝（作用） 平坦化工藝降低場(chǎng)氧，多晶，AL1等引入的臺(tái)階高度，讓多層布線變得相對(duì)容易，從而使得特超大規(guī)模 集成電路得以實(shí)現(xiàn)。 由于高溫過程與AL走線是無法兼容的，因此AL后的介質(zhì)層廣泛用了PECVD，可以在較低的溫

16、度下（300 to 400）實(shí)現(xiàn)高質(zhì)量的氧化層。51平坦化工藝（常用工藝）為改善臺(tái)階覆蓋，保證多層布線的中間隔離層質(zhì)量，目前有很多種方法： Multistep process : dep/etch/depetch process，目前0.6um工藝采用淀積18KPETEOS，之后ETCHBACK至12.5K。SOG（spin-on glass):具有下述優(yōu)點(diǎn)1）工藝簡(jiǎn)單；2）低缺陷密度；3）高產(chǎn)出；4）低成本. CMP（chemical mechanical polishing)，應(yīng)用于介質(zhì)以及多層步線步驟52平坦化工藝（ Multistep process ）雖然PETEOS有較好的臺(tái)階覆蓋

17、能力，但由于低壓下的“陰影”效應(yīng)，當(dāng)PETEOS在覆蓋間距較小的金屬條時(shí)會(huì)在金屬條之間出現(xiàn)空洞。在多層布線結(jié)構(gòu)中，該問題會(huì)更加嚴(yán)重。采用 dep/etch/dep/etch 工藝。1， 淀積TEOS5500A之后進(jìn)行回刻（Ar-Fillet）。2，淀積TEOS18000A之后進(jìn)行回刻至12000A。53平坦化工藝(工藝流程）54平坦化工藝(效果圖）55九，VIA及AL-2的形成 通孔的形成，主要通過通孔接觸電阻來評(píng)價(jià)。反濺+Al2濺射，濺射前增加反濺以改善Al1，Al2之間的接觸。PCM測(cè)試中通過M2 COMB結(jié)構(gòu)監(jiān)控AL-2殘留及兩層金屬間的隔離情況；通過M2 RATIO來監(jiān)控METAL臺(tái)階

18、覆蓋情況。56VIA及AL-2的形成(工藝流程）57VIA及AL-2的形成(流程圖CROSS SECTION）Deposit D2 and EtchbackD1TINALD2N-WellSi(P)NS/DPS/DP-Well58VIA及AL-2的形成(流程圖CROSS SECTION）VIA etchD1TINALD2N-WellSi(P)NS/DPS/DP-WellVIA59VIA及AL-2的形成(流程圖CROSS SECTION）A2 Dep and EetchD1TINALD2N-WellSi(P)NS/DPS/DP-WellA260十，鈍化工藝 鈍化層是器件的“外衣”，因此其質(zhì)量影響著器件的可靠性。 沒有針孔和裂紋等表面缺陷是對(duì)鈍化層質(zhì)量的最基本要求。常用的鈍化層材料有PSG、TEOS、SiN等，目前上華工藝有5500PETEOS/3000PESiN和3000PETEOS/7000PESIN等結(jié)構(gòu)。61鈍化工藝(工藝流程）62鈍化工藝（CROSS SECTION）CAPSPETEOSTEOSPADA2A1SiO2SiNSiN63其他工藝步驟（合金工藝） 1，合金主要用于消除等