電子線路基礎(chǔ)數(shù)字電路基礎(chǔ)部分第7章數(shù)字電路基礎(chǔ)

1、電子線路基礎(chǔ) 數(shù)字電路基礎(chǔ)部分第7章 數(shù)字電路基礎(chǔ) 第7章 數(shù)字電路基礎(chǔ)7.1 數(shù)字電路概述第7章 數(shù)字電路基礎(chǔ)7.1 數(shù)字電路概述數(shù)制和代碼十進(jìn)制逢十進(jìn)一 二進(jìn)制逢二進(jìn)一 000 001 010 011 100 101 110 111十六進(jìn)制逢十六進(jìn)一 00 01 02 03 04 05 06 07 08 09 0A 0B 0C 0D 0E 0F10 11 12 13 14 15 16 17 18 19 1A 1B 1C 1D 1E 1F第7章 數(shù)字電路基礎(chǔ)7.1 數(shù)字電路概述數(shù)制和代碼八進(jìn)制逢八進(jìn)一 00 01 02 03 04 05 06 07 10 11 12 13 14 15 16

2、1720 21 22 23 24 25 26 27第7章 數(shù)字電路基礎(chǔ)7.1 數(shù)字電路概述數(shù)制和代碼十六進(jìn)制 八進(jìn)制 二進(jìn)制十進(jìn)制二進(jìn)制十進(jìn)制 二進(jìn)制數(shù)： 1 1 0 1 0 位權(quán)： 16 8 4 2 1=16+8+4+2+1=(31)10第7章 數(shù)字電路基礎(chǔ)7.1 數(shù)字電路概述數(shù)制和代碼十進(jìn)制二進(jìn)制 (47.8125)10 二進(jìn)制 整數(shù)部分：“除2求余” 小數(shù)部分：“乘2取整”(47.8125)10 =101111.1101 )2第7章 數(shù)字電路基礎(chǔ)7.1 數(shù)字電路概述數(shù)制和代碼二進(jìn)制十六進(jìn)制 四位一組 小數(shù)點 四位一組 1010, 0101 . 1011, 0100 (A 5 . B 4)

3、 16十六進(jìn)制二進(jìn)制 一位擴(kuò)展為四位 小數(shù)點 一位擴(kuò)展為四位 6 F A . 3 5 ( 0110, 1111，1010 . 0011, 0101 ) 2 第7章 數(shù)字電路基礎(chǔ)7.1 數(shù)字電路概述數(shù)制和代碼二進(jìn)制八進(jìn)制 三位一組 小數(shù)點 三位一組 11, 110, 101 . 100 (3 6 5 . 4) 8八進(jìn)制二進(jìn)制 一位擴(kuò)展為三位 小數(shù)點 一位擴(kuò)展為三位 3 4 7 . 1 2 ( 011, 100， 111 . 001, 010 ) 2 第7章 數(shù)字電路基礎(chǔ)7.1 數(shù)字電路概述數(shù)制和代碼二十進(jìn)制編碼：利用四位二進(jìn)制的十六種組合中的十種對十進(jìn)制的十個數(shù)字編碼。 第7章 數(shù)字電路基礎(chǔ)7.

4、1 數(shù)字電路概述數(shù)制和代碼第7章 數(shù)字電路基礎(chǔ)7.2 邏輯函數(shù)及其表示方法與邏輯 第7章 數(shù)字電路基礎(chǔ)7.2 邏輯函數(shù)及其表示方法與邏輯 輸入同時為1，輸出方為1第7章 數(shù)字電路基礎(chǔ)7.2 邏輯函數(shù)及其表示方法或邏輯 第7章 數(shù)字電路基礎(chǔ)7.2 邏輯函數(shù)及其表示方法或邏輯 輸入同時為0，輸出方為01個輸入端為1，輸出為1第7章 數(shù)字電路基礎(chǔ)7.2 邏輯函數(shù)及其表示方法非邏輯 第7章 數(shù)字電路基礎(chǔ)7.2 邏輯函數(shù)及其表示方法與非邏輯 輸入有一個為0，輸出為1第7章 數(shù)字電路基礎(chǔ)7.2 邏輯函數(shù)及其表示方法或非邏輯 輸入有一個為1，輸出為0第7章 數(shù)字電路基礎(chǔ)7.2 邏輯函數(shù)及其表示方法與或非邏輯

5、 第7章 數(shù)字電路基礎(chǔ)7.2 邏輯函數(shù)及其表示方法異或邏輯 輸入不同時，輸出為1=1個輸入端為1，輸出方為1第7章 數(shù)字電路基礎(chǔ)7.2 邏輯函數(shù)及其表示方法同或邏輯 輸入相同時，輸出為1輸入相等時，輸出方為1第7章 數(shù)字電路基礎(chǔ)7.2 邏輯函數(shù)及其表示方法第7章 數(shù)字電路基礎(chǔ)7.2 邏輯函數(shù)及其表示方法邏輯函數(shù)的表示方法真值表 第7章 數(shù)字電路基礎(chǔ)7.2 邏輯函數(shù)及其表示方法邏輯函數(shù)的表示方法邏輯函數(shù)表達(dá)式 第7章 數(shù)字電路基礎(chǔ)7.2 邏輯函數(shù)及其表示方法邏輯函數(shù)的表示方法邏輯圖 第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法1.基本公式第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法2.常用公式

6、兩個乘積項相加時，若它們只有一個因子互為取反，而其余因子完全相同，則這兩項可以合并成一項，且能消去那個不同的因子。 兩乘積項相加時，若其中一項的非是另一項的因子，則此因子是多余的。 第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法 3個乘積項相加時，其中兩個乘積項中，一項含有原變量，另一項含有反變量，而這兩項的其余因子都是第3個乘積的因子，則第3個乘積項是多余的。 第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法3.基本規(guī)則（1）代入規(guī)則：任何一個含有變量A的等式，如果將所有出現(xiàn)A的位置，都代之以一個邏輯函數(shù)式F，則等式仍然成立。例：已知等式 ，用函數(shù) 代入B。則有第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)

7、的化簡法3.基本規(guī)則（2）反演規(guī)則：設(shè)F為任意的邏輯表達(dá)式，若將F中所有的運算符、常量及變量做如下變換 則所得新的邏輯表達(dá)式即為F的反函數(shù)。例：已知 ，求第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法（3）對偶規(guī)則：設(shè)F為任意的邏輯表達(dá)式，若將F中所有的運算符、常量及變量做如下變換 則所得新的邏輯表達(dá)式即為F的對偶式F。例：第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法4.邏輯函數(shù)的代數(shù)化簡法（1）并項法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法（2）吸收法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法（3）消去法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法（4）配項法第7章 數(shù)字電路基礎(chǔ)7.3

8、邏輯函數(shù)的化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法5.邏輯函數(shù)的卡諾圖化簡法(1)最小項 n個變量構(gòu)成的每個最小項，一定是包含n個因子的乘積項; 在各個最小項中，每個變量必須以原變量或反變量形式作為因子出現(xiàn)一次，而且僅出現(xiàn)一次。 第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法(2)最小項的性質(zhì) 每個最小項只有對應(yīng)的一組變量取值能使其值為1。 n個變量的全體最小項(共有2n個)之和恒為1 n個變量的任意兩個不同的最小項之積恒為0 相鄰的兩個最小項相加，可以合并成一項(等于相同因子之 積)，并消去一個因

9、子。 第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法(3)標(biāo)準(zhǔn)與或式 如果一個邏輯函數(shù)式是與或式，而且其中每個乘積項(與項)都是最小項，則稱該函數(shù)式為標(biāo)準(zhǔn)與或式。 第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法(4)卡諾圖：將n變量的全部最小項各用一個小方格表示，并按循環(huán)碼排列變量取值組合，使幾何相鄰的小方格具有邏輯相鄰性，如此排列的圖形稱為。 第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法循環(huán)碼的排列規(guī)律: 二進(jìn)制 循環(huán)碼 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 1 0 1 0 1 0 0 1 1 0 1 0 1 1 1 1 1 1 0 1 0 1 1 1

10、1 1 0 0第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法例7.3.4 用卡諾圖表示邏輯函數(shù)第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法 卡諾圖化簡法： (1)只圈1方格，不圈0方格。 (2)每個圈大小為2n個1方格。 (3)圈的數(shù)目要少，每個圈包圍的1方格要多，所得的邏輯式才能最簡。 (4)一個方格可被包圍多次，每個圈必須有新的1方格，不能漏掉任何一個1方格。 (5)消去的是相鄰方格中取值不同的變量，據(jù)此可直接寫出簡化結(jié)果。第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的

11、化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法邏輯函數(shù)形式的轉(zhuǎn)換第7

12、章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法具有無關(guān)項邏輯函數(shù)的化簡無關(guān)項：一個邏輯函數(shù)的某些最小項不可能存在或不允許存在，即這些最小項為1或為0均可，不影響函數(shù)值。三八婦女節(jié)，某單位包場電影，只給本單位女同志發(fā)票：單位性別票能否進(jìn)場注釋否男無否否男有不出現(xiàn)否女無否否女有不出現(xiàn)是男無否是男有不出現(xiàn)是女無否是女有能第7章 數(shù)字電路基礎(chǔ)7.3 邏輯函數(shù)的化簡法化簡時，無關(guān)項在卡諾圖中填“X”，表示0、1均可。第7章 數(shù)字電路基礎(chǔ)7.4 基本邏輯門電路門電路：實現(xiàn)邏輯關(guān)系的電路。二極管與門0V5V5V第7章 數(shù)字電路基礎(chǔ)7.4 基本邏輯門電路二極管或門5V0V0V第7章 數(shù)字電路基礎(chǔ)7.4 基本邏輯門電

13、路正邏輯：高電平1 低電平0負(fù)邏輯：高電平0 低電平1AB輸出低0低0低0低0高1低0高1低0低0高1高1高1AB輸出低1低1低1低1高0低1高0低1低1高0高0高0 與邏輯 或邏輯第7章 數(shù)字電路基礎(chǔ)7.4 基本邏輯門電路晶體三極管非門第7章 數(shù)字電路基礎(chǔ)7.4 基本邏輯門電路復(fù)合門電路與非門第7章 數(shù)字電路基礎(chǔ)7.5 TTL邏輯門電路TTL與非門當(dāng)A端接低電平時：Vb1=1V,T1導(dǎo)通；因Ic1和Ib2方向相反， Ic1很小；Ib1 Ic1 ，故T1深飽和；Vc1故T2 、 T3均截止；T2截止導(dǎo)致Vc2為高電平， T4 、T5導(dǎo)通；Vo=5-0.7-0.7=3.6V 為高電平。1V導(dǎo)通深

14、飽和截止截止高電平通通第7章 數(shù)字電路基礎(chǔ)7.5 TTL邏輯門電路TTL與非門當(dāng)所有輸入端接高電平時：Vb1=3.6+0.7=4.3V,T1、 T2、 T3導(dǎo)通；使Vb1，T1處于“倒置”放大狀態(tài)；Ib2 Ic2 ，故T2飽和導(dǎo)通；Vc2=0.7+0.3=1V故T4導(dǎo)通，T5截止；Ic3 =0， T3飽和；Vo=0.3V 為低電平。通飽和倒置放大1V通截止第7章 數(shù)字電路基礎(chǔ)7.5 TTL邏輯門電路TTL與非門的電壓傳輸特性第7章 數(shù)字電路基礎(chǔ)7.5 TTL邏輯門電路TTL與非門的干擾容限：允許承受的最大干擾電壓值。關(guān)門電平VOFF:在保證輸出為額定高電平 90%時，允許的最大輸入低電平值。開

15、門電平VON :在保證輸出為額定低電平 時，允許的最小輸入高電平值。低電平容限電壓VNL= VOFF VIL高電平容限電壓VNH= VIH VON第7章 數(shù)字電路基礎(chǔ)7.5 TTL邏輯門電路TTL與非門的輸入特性vI與iI的關(guān)系當(dāng)vI=0V時(輸入端短路),T2 ,T3截止， iI=-(VCC- VBE1 -vI )/ R1此時的電流稱為輸入短路電流IIS.當(dāng)0.7VvI時， T2 通, iB1隨VI減小, iI減小。當(dāng)1.3VvI時， T2 通, T3 通，iB1隨VI快速減小, iI快速減小。第7章 數(shù)字電路基礎(chǔ)7.5 TTL邏輯門電路當(dāng)vI時， T1 處于倒置狀態(tài)， iI方向變化。當(dāng)vI

16、時， 此時的電流稱為輸入漏電流IIH.第7章 數(shù)字電路基礎(chǔ)7.5 TTL邏輯門電路TTL與非門輸入端負(fù)載特性vI與RI的關(guān)系接上R1后,會產(chǎn)生vI，二者成正比；當(dāng)vI上升至?xí)r，T2、T3導(dǎo)通，輸出低電平，vB1被嵌位在，此時vI 為，不再增加。關(guān)門電阻ROFF ：保證輸出為標(biāo)準(zhǔn)高電平所允許的R1最大值。 ROFF.開門電阻RON ：保證輸出為標(biāo)準(zhǔn)低電平所允許的R1最小值。 ROFF.第7章 數(shù)字電路基礎(chǔ)7.5 TTL邏輯門電路TTL與非門的輸出特性（vO與iL的關(guān)系）輸出為高電平時T3截止， T4 、T5導(dǎo)通。iL：從輸出端流向負(fù)載，故稱拉電流負(fù)載。 iL過大，會使vC4下降，T4飽和， vo

17、H下降。故對拉電流值有所限制。第7章 數(shù)字電路基礎(chǔ)7.5 TTL邏輯門電路TTL與非門的輸出特性（vO與iL的關(guān)系）輸出為低電平時T5截止， T3 飽和導(dǎo)通。iL：從負(fù)載流進(jìn)T3集電極，故稱灌電流負(fù)載。 iL過大，會使T3進(jìn)入放大區(qū)， voL上升。故對灌電流值有所限制。第7章 數(shù)字電路基礎(chǔ)7.5 TTL邏輯門電路TTL與非門的負(fù)載能力扇出系數(shù)TTL與非門能帶同類門的最大數(shù)目。主要取決于灌電流負(fù)載。一般為8。第7章 數(shù)字電路基礎(chǔ)7.5 TTL邏輯門電路晶體管的開關(guān)時間第7章 數(shù)字電路基礎(chǔ)7.5 TTL邏輯門電路TTL與非門的轉(zhuǎn)換速度 信號通過一級門所需時間稱為傳輸時間tpd. 從輸入波形上升沿處

18、至輸出波形下降沿處的時間稱為導(dǎo)通延遲時間tpd1； 從輸入波形下降沿處至輸出波形上升沿處的時間稱為截止延遲時間tpd2 平均延遲時間tpd為上述二者的均值。第7章 數(shù)字電路基礎(chǔ)7.5 TTL邏輯門電路集電極開路與非門（OC門） 普通與非門不允許將輸出端直接相連的“線與”接法。第7章 數(shù)字電路基礎(chǔ)7.5 TTL邏輯門電路集電極開路與非門（OC門）用RL (上拉電阻)替代了T3集電極有源負(fù)載,避免了T3飽和時的大電流。 工作時需外接Vcc和負(fù)載。第7章 數(shù)字電路基礎(chǔ)7.5 TTL邏輯門電路集電極開路與非門（OC門）第7章 數(shù)字電路基礎(chǔ)7.5 TTL邏輯門電路三態(tài)輸出與非門三個狀態(tài)： 高電平狀態(tài) 低電平狀態(tài) 高阻狀態(tài)C=1時：正常與非門C=0時：T3T4均截止， 高阻態(tài) 第7章 數(shù)字電路基礎(chǔ)7.6 MOS