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一般ASIC設(shè)計(jì)流程系統(tǒng)規(guī)格說明分析并確定整個(gè)系統(tǒng)的功能、要求達(dá)到的性能、物理尺寸，確定采用何種制造工藝、設(shè)計(jì)周期和設(shè)計(jì)費(fèi)用。建立系統(tǒng)的行為模型，進(jìn)行可行性驗(yàn)證一般ASIC設(shè)計(jì)流程系統(tǒng)劃分將系統(tǒng)分割成各個(gè)功能子模塊，給出子模塊之間信號(hào)連接關(guān)系。驗(yàn)證各個(gè)功能塊的行為模型，確定系統(tǒng)的關(guān)鍵時(shí)序一般ASIC設(shè)計(jì)流程邏輯設(shè)計(jì)與綜合將劃分的各個(gè)子模塊用文本（網(wǎng)表或硬件描述語(yǔ)言）、原理圖等進(jìn)行具體邏輯描述。硬件描述語(yǔ)言：綜合 電路網(wǎng)表文件原理圖：簡(jiǎn)單編譯 邏輯網(wǎng)表結(jié)構(gòu)一般ASIC設(shè)計(jì)流程綜合后仿真從上一步得到網(wǎng)表文件，在這一步進(jìn)行仿真驗(yàn)證一般ASIC設(shè)計(jì)流程版圖設(shè)計(jì)將邏輯設(shè)計(jì)中每一個(gè)邏輯元件、電阻、電容等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息一般ASIC設(shè)計(jì)流程版圖驗(yàn)證版圖原理圖對(duì)比、設(shè)計(jì)規(guī)則檢查、電氣規(guī)則檢查一般ASIC設(shè)計(jì)流程參數(shù)提取與后仿真 驗(yàn)證完畢，進(jìn)行版圖的電路網(wǎng)表提取、參數(shù)提取，把取出的參數(shù)反注至網(wǎng)表文件，進(jìn)行最后一步仿真驗(yàn)證工作制版、流片芯片測(cè)試傳統(tǒng)電子設(shè)計(jì)技術(shù)1、借助于計(jì)算機(jī)進(jìn)行軟件設(shè)計(jì)2、現(xiàn)成的器件與硬件電路連接EDA技術(shù)借助于計(jì)算機(jī)進(jìn)行硬件模塊和系統(tǒng)設(shè)計(jì)、仿真、硬件系統(tǒng)測(cè)試1.5 基于VHDL的自頂向下設(shè)計(jì)方法自頂向下設(shè)計(jì)流程 2.1 FPGACPLD設(shè)計(jì)流程應(yīng)用于FPGA

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