《集成電路工藝原理》第九章金屬化

1、第九章 金屬化與多層互連技術(shù)本章主要內(nèi)容集成電路工藝中對金屬材料的要求目前使用最廣泛的鋁和銅多晶硅、鍺硅等柵電極材料及硅化物多層金屬互連工藝9.1 集成電路對金屬化材料特性的要求一、金屬及金屬性材料1.按功能劃分MOSFET柵電極材料MOSFET器件的組成部分，對器件的性能起著重要的作用?；ミB材料將同一芯片的各個獨(dú)立的元件連接成為具有一定功能的電路模塊。接觸材料直接與半導(dǎo)體材料接觸的材料，以及提供與外部相連的接觸點(diǎn)。2.常用金屬材料：Al、Cu、Pt、Au、W、Mo等3.常用的金屬性材料：摻雜的poly-Si、金屬硅化物（PtSi、CoSi）、金屬合金（AuCu、CuPt、TiB2 、ZrB2

2、 、TiC、MoC、TiN）二、集成電路對金屬化的基本要求1.對P、N或poly-Si形成低阻歐姆接觸，即硅/金屬接觸電阻越小越好；2.提供低阻互連線，從而提高集成電路的速度；3.抗電遷移；4.良好的附著性；5.耐腐蝕；6.易于淀積和刻蝕；7.易鍵合；8.層與層之間絕緣要好，即相互不擴(kuò)散，即要求有一個擴(kuò)散阻擋層。9.1.1 晶格結(jié)構(gòu)和外延生長特性的影響影響單晶膜生長的主要因素：影響薄膜外延生長的重要因素：晶格常數(shù)失配因子：描述晶格結(jié)構(gòu)的匹配程度。生長理想單晶薄膜的最好辦法：外延生長9.1.2 電學(xué)特性必須考慮：電阻率、電阻率的溫度系數(shù)、功函數(shù)、與半導(dǎo)體接觸的肖特基勢壘高度等。9.1.3 機(jī)械特

3、性、熱力學(xué)特性及化學(xué)反應(yīng)特性i固有應(yīng)力 th 熱應(yīng)力 9.2 鋁在集成電路制造中的應(yīng)用9.2.1 金屬鋁膜的制備方法1.真空蒸發(fā)淀積電阻加熱蒸發(fā)：利用難熔金屬電阻絲（W）或電阻片（Mo）加熱蒸發(fā)源，使之蒸發(fā)淀積在硅片表面。電子束蒸發(fā)：利用高壓加速并聚焦的電子束加熱蒸發(fā)源，使之蒸發(fā)淀積在硅片表面?，F(xiàn)在主要采用濺射法制備。9.2.2 Al/Si接觸中的幾個物理現(xiàn)象Al/Si相圖：Al在Si中的溶解度非常低；Si在Al中的溶解度相對較高：400時，0.25wt%; 450時，0.5wt%；500時，0.8wt%。合金化原理：鋁和硅（重?fù)诫s1019）在300以上可以在界面形成硅鋁合金，從而形成半導(dǎo)體和

4、金屬的歐姆接觸。鋁硅合金工藝：500（577共熔點(diǎn)），1015分鐘。 金和硅共熔點(diǎn):370 合金氣氛：真空或H2 , N2混合。Si在Al中擴(kuò)散：Si在Al薄膜中的擴(kuò)散比在晶體Al中約大40倍（400500 ）。 與SiO2反應(yīng)：3SiO2+4Al3Si+2Al2O3好處：降低Al/Si歐姆接觸電阻；改善Al與SiO2的粘附性9.2.3 Al/Si接觸的尖楔現(xiàn)象定義：由于硅在接觸孔內(nèi)的不均勻消耗，即只通過幾個點(diǎn)上消耗硅，致使有效面積遠(yuǎn)小于接觸孔面積，而消耗掉的硅層厚度遠(yuǎn)大于均勻消耗的深度。這樣，鋁在某些接觸點(diǎn)，像尖釘一樣楔進(jìn)到硅襯底中，從而使PN結(jié)失效。引起原因：硅在鋁中有可觀溶解度。主要影響

5、因素：Al-Si界面的氧化層厚度。 薄尖楔深度較淺 厚尖楔深度較大襯底晶向的影響：（100）大于（111）9.2.4 Al/Si接觸的改進(jìn)1.Al-Si合金金屬化引線存在問題：硅的分凝，造成互連引線失效及引線鍵合變得困難。2.Al-摻雜poly-Si雙層金屬化結(jié)構(gòu)方法：在淀積鋁金屬化薄膜前，先淀積一層重磷或重砷摻雜多晶硅薄膜，構(gòu)成Al重磷（砷）摻雜poly-Si結(jié)構(gòu)。優(yōu)點(diǎn)： 抑制鋁尖楔現(xiàn)象及析出硅引起的p+-n問題。 可以作為歐姆接觸和互連引線，還可形成淺p+-n結(jié)。 可進(jìn)行吸雜處理，改善pn結(jié)特性。注意：為保證有較低的歐姆接觸，上述工藝必須在淀積多晶硅前，要徹底去除硅表面的薄氧化層。3.Al

6、-阻擋層結(jié)構(gòu)方法：AI-薄金屬層-Si阻擋層要求：能作為歐姆接觸材料。典型工藝：PtSi，Pd2Si，CoSi2作為歐姆接觸材料，TiN作為阻擋層。阻擋層作用：抑制尖楔，減小漏電流。圖9.6其它減小鋁尖楔問題方法減小鋁體積：Al/阻擋層/ Al-Si-Cu降低硅在鋁中的擴(kuò)散系數(shù):設(shè)法降低硅在鋁晶粒間界的擴(kuò)散系數(shù)和減小擴(kuò)散通道。9.2.5 電遷移現(xiàn)象及改進(jìn)電遷移機(jī)理：在大電流密度作用下，導(dǎo)電電子與鋁金屬離子發(fā)生動量交換，使金屬離子沿電子流方向遷移。遷移使金屬離子在陽極端堆積，形成小丘或，造成電極間短路；在陰極端形成空洞，導(dǎo)致電極開路。電遷移現(xiàn)象的表征中值失效時間MTF，即50互連線失效的時間。

7、MTF與引線截面積成正比，反比于質(zhì)量輸運(yùn)率。改進(jìn)電遷移的方法a.“竹狀”結(jié)構(gòu)：晶粒間界垂直電流方向。圖9.7b.Al-Cu(Al-Si-Cu)合金：Cu等雜質(zhì)的分凝降低Al在晶粒間界的擴(kuò)散系數(shù)。c.三層夾心結(jié)構(gòu)：兩層Al之間加一層約500的金屬過渡層。9.3 銅及低K介質(zhì)9.3.1 互連引線的延遲時間1.RC常數(shù)2.關(guān)鍵技術(shù)：金屬Cu的淀積技術(shù)低K介質(zhì)材料的選擇和淀積技術(shù)勢壘層材料的選擇和淀積技術(shù)Cu的CMP平整化技術(shù)互連集成工藝中的清潔工藝大馬士革結(jié)構(gòu)的互連工藝低K介質(zhì)和Cu互連技術(shù)中的可靠性問題9.3.2 以銅作為互連材料的工藝流程大馬士革工藝工藝特點(diǎn)：對任何一層進(jìn)行互連材料淀積的同時，也

8、對該層與下層之間的通孔（Via）進(jìn)行填充， 而CMP工藝只對導(dǎo)電金屬層材料進(jìn)行。圖9.8 典型工藝流程圖9.3.3 低K介質(zhì)層材料和淀積技術(shù)介電常數(shù)比SiO2低的介質(zhì)材料，介電常數(shù)小于3.5工藝： 旋涂工藝（Spin On） CVD工藝目前研究的低K介質(zhì)材料，按K值分為三類： 1.K=2.5-2.8 2.K=2.8-3.5 3.K2.0低K介質(zhì)材料的清洗工藝：干法和濕法9.5 大規(guī)模集成電路與多層互連 決定芯片面積的主要因素：互連線所占面積多層布線是高集成度的必然。第一層：基本單元布線；第二層：單元之間電路布線；介質(zhì)：SiO2 ， P S G ，Al2O3 ，聚銑亞銨1.對布線材料的要求導(dǎo)電性

9、好；歐姆接觸好；與絕緣介質(zhì)層的粘附性好；對介質(zhì)腐蝕液的抗蝕性好；熱匹配好。常用材料：Al、Al合金、Cu、MoSi等。2.對絕緣介質(zhì)的要求絕緣性好；較高的介電強(qiáng)度和較低的介電常數(shù)；理化性能穩(wěn)定；雜質(zhì)離子的遷移率??；易刻蝕常用材料：SiO2、Al2O3、PSG、聚銑亞銨3.影響多層布線質(zhì)量的因素 通孔：孔中殘留的介質(zhì)層；通孔過腐蝕。 解決：反應(yīng)離子刻蝕 介質(zhì)層：絕緣層上的針孔；金屬與絕緣層的熱不匹配；介質(zhì)層的介電強(qiáng)度過低； 解決：復(fù)合介質(zhì)層 臺階覆蓋：隨布線層數(shù)增加，臺階密度和高度明顯增大。 解決：減薄介質(zhì)層厚度；涂層形成等平面；通孔臺階減緩。9.5.3 多層互連的工藝流程9.5.4 平坦化目的

10、：減小或消除臺階的影響，改善臺階覆蓋的效 果。圖9.22 不同程度平坦化四類平坦化技術(shù)：第一類：僅使銳利的臺階變平滑；圖9.22b第二類：不僅使銳利的臺階變平滑，同時臺階高度減小，再淀積一層半平坦化的介質(zhì)層作為覆蓋層；圖9.23第三類：使局域達(dá)到完全平坦化，使用犧牲層技術(shù)可實(shí)現(xiàn)；圖9.22d 圖9.24第四類：CMP。 圖9.22e9.5.5 CMP工藝 圖9.25基本工藝元素：磨盤和磨料基本工藝過程：利用電機(jī)裝置推動磨盤并輔以磨料，通過磨盤的力學(xué)作用和磨料的化學(xué)作用，首先使被磨拋的材料表面形成易于磨蝕的薄膜層，然后利用磨料中摩擦劑的摩擦作用磨蝕掉。CMP機(jī)制：金屬薄膜表面形成氧化物，利用CMP磨料中的摩擦劑將形成的氧化物磨蝕掉。主要問題： CMP終點(diǎn)探測；研磨產(chǎn)物的清洗例子：Cu互連的CMP工藝 P3069.5.6 接觸孔及通孔的形成和填充