第五章存儲(chǔ)器和存儲(chǔ)器子系統(tǒng)課件

1、第五章 存儲(chǔ)器及存儲(chǔ)器子系統(tǒng) 1第五章 存儲(chǔ)器及存儲(chǔ)器子系統(tǒng) 1本章主要介紹：存儲(chǔ)器的分類、技術(shù)指標(biāo)、組成及層次結(jié)構(gòu)靜態(tài)存儲(chǔ)器（SRAM）只讀存儲(chǔ)器 （ROM，EPROM， E2PROM， FLASH）動(dòng)態(tài)存儲(chǔ)器（DRAM)存儲(chǔ)器的接口設(shè)計(jì)2本章主要介紹：2第一節(jié) 存儲(chǔ)器概述 3第一節(jié) 存儲(chǔ)器概述 3本節(jié)基本知識(shí) 由于CPU的速度不斷提高，處理的信息量不斷增大，要求存儲(chǔ)器提高存取速度，改進(jìn)存取方式。存儲(chǔ)器技術(shù)指標(biāo)存儲(chǔ)器分類與性能內(nèi)存的基本組成存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)4本節(jié)基本知識(shí) 由于CPU的速度不斷提高，處理的信一、存儲(chǔ)器的主要技術(shù)指標(biāo) 1、存儲(chǔ)容量 指它可存儲(chǔ)的信息的字節(jié)數(shù)或比特?cái)?shù)，通常用存 儲(chǔ)

2、字?jǐn)?shù)（單元數(shù)） 存儲(chǔ)字長（每單元的比特?cái)?shù)） 表示。 例如： 1Mb=1M 1bit=128k 8bit=256k 4bit=1M位 1MB=1M 8bit=1M字節(jié) 5一、存儲(chǔ)器的主要技術(shù)指標(biāo) 1、存儲(chǔ)容量5一、存儲(chǔ)器的主要技術(shù)指標(biāo)（續(xù)） 2、存取速度（可用多項(xiàng)指標(biāo)比表示） （1）存取時(shí)間（訪問時(shí)間）TA 從存儲(chǔ)器接收到讀/寫命令到信息被讀出或?qū)懭胪瓿伤璧臅r(shí)間（決定于存儲(chǔ)介質(zhì)的物理特性和尋址部件的結(jié)構(gòu)）。 例如： ROM存取時(shí)間通常為幾百 ns； RAM存取時(shí)間通常為幾十 ns 到一百多 ns； 雙極性RAM存取時(shí)間通常為1020 ns。 6一、存儲(chǔ)器的主要技術(shù)指標(biāo)（續(xù)） 2、存取速度（可用

3、多項(xiàng)指標(biāo)比一、存儲(chǔ)器的主要技術(shù)指標(biāo)（續(xù)） （2）存取周期 TM 指在存儲(chǔ)器連續(xù)讀/寫過程中一次完整的存取操作所需的時(shí)間或者說是CPU連續(xù)兩次訪問存儲(chǔ)器的最小時(shí)間間隔。 （有些存儲(chǔ)器在完成讀/寫操作后還有一些附加動(dòng)作 時(shí)間或恢復(fù)時(shí)間，例如刷新或重寫時(shí)。） TM略大于TA。7一、存儲(chǔ)器的主要技術(shù)指標(biāo)（續(xù)） （2）存取周期 TM7一、存儲(chǔ)器的主要技術(shù)指標(biāo)（續(xù)） （3）數(shù)據(jù)傳送速率（頻寬）BM 單位時(shí)間內(nèi)能夠傳送的信息量。若系統(tǒng)的總線寬度為W，則BM=W/TM（b/s） 例如：若W=32位，TM=100ns，則 BM=32bit /10010-9s=32010+6=320Mbit/s =40MB/s

4、若TM=40ns，則BM=100MB/s（PCI的TM=30ns） 早期的PC機(jī)：總線為8位，TM=250ns BM=8bit/25010-9=4MB/s 8一、存儲(chǔ)器的主要技術(shù)指標(biāo)（續(xù)） （3）數(shù)據(jù)傳送速率（頻寬）一、存儲(chǔ)器的主要技術(shù)指標(biāo)（續(xù)） 3、體積與功耗 （嵌入式系統(tǒng)或便攜式微機(jī)中尤為重要） 4、可靠性 平均故障間隔時(shí)間（MTBF），即兩次故障之間的平均時(shí)間間隔。 EPROM重寫次數(shù)在數(shù)千到10萬次之間； ROM數(shù)據(jù)保存時(shí)限是20年到100多年。9一、存儲(chǔ)器的主要技術(shù)指標(biāo)（續(xù)） 3、體積與功耗 9二、存儲(chǔ)器的分類與性能1、內(nèi)存儲(chǔ)器 也稱主存儲(chǔ)器，但有了Cache后，內(nèi)存包括主存與Cac

5、he。其速度快，價(jià)格貴，容量有限。它包括： （1）磁性存儲(chǔ)器 磁泡存儲(chǔ)器和磁芯存儲(chǔ)器，信息不易丟失，但容量小，體積大。 （2）半導(dǎo)體存儲(chǔ)器 雙極性存儲(chǔ)器：速度快，功耗大，價(jià)格貴，容量小。適宜作Cache、隊(duì)列等； 10二、存儲(chǔ)器的分類與性能1、內(nèi)存儲(chǔ)器10二、存儲(chǔ)器的分類與性能（續(xù)） MOS存儲(chǔ)器：速度稍慢，集成度高，功耗小，價(jià)格便宜。 a、只讀存儲(chǔ)器 ROM：掩膜ROM，廠家制造時(shí)已編程，用戶不可編程， 不易揮發(fā)。 PROM：用戶可一次編程（OTP）。不可擦除。 EPROM：UV-EPROM，紫外線擦除可編程ROM。 E2PROM：電可擦除可編程ROM。 b、RAM存儲(chǔ)器（隨機(jī)存取存儲(chǔ)器，又

6、稱隨機(jī)讀/寫存儲(chǔ)器， 易揮發(fā)） SRAM：靜態(tài)存儲(chǔ)器，掉電后，信息丟失-揮發(fā)。 DRAM：動(dòng)態(tài)存儲(chǔ)器，即使不掉電，信息也會(huì)丟失，需要 定時(shí)刷新。 11二、存儲(chǔ)器的分類與性能（續(xù)） MOS存儲(chǔ)器：速度稍慢，集二、存儲(chǔ)器的分類與性能（續(xù)）2、外存儲(chǔ)器 外存儲(chǔ)器又稱海存，容量大，價(jià)格低，不易揮發(fā)，但存取速度慢。外存有： 磁表面存儲(chǔ)器：磁鼓，磁盤（硬盤、軟盤） 光存儲(chǔ)器：CD-ROM, DVD-ROM, CD-R, WR-CD 半導(dǎo)體存儲(chǔ)器：Flash存儲(chǔ)器（閃存盤，閃存條， U盤。12二、存儲(chǔ)器的分類與性能（續(xù)）2、外存儲(chǔ)器12三、內(nèi)存的基本組成 各種內(nèi)存的內(nèi)部結(jié)構(gòu)各異，但從宏觀上看，通常都有以下幾

7、個(gè)部分：存儲(chǔ)體，地址譯碼，讀/寫電路。 1、存儲(chǔ)體 存儲(chǔ)二進(jìn)制信息的矩陣，由多個(gè)基本存儲(chǔ)單元組成，每個(gè)存儲(chǔ)單元可有0與1兩種狀態(tài)，即存儲(chǔ)1bit信息。 2、地址譯碼部件 地址線通過譯碼器選中相應(yīng)的存儲(chǔ)單元中的所有基本單元。地址線條數(shù)n=log2N（N為存儲(chǔ)單元數(shù)）。 即：N=2n ，若n=16，N=2n=65536 13三、內(nèi)存的基本組成 各種內(nèi)存的內(nèi)部結(jié)構(gòu)各異，三、內(nèi)存的基本組成（續(xù)） 3、讀/寫電路 讀/寫電路由讀出放大器、寫入電路和讀/寫控制電路構(gòu)成，通過數(shù)據(jù)線與CPU內(nèi)的數(shù)據(jù)寄存器相連。內(nèi)存的基本組成框圖如右圖：14三、內(nèi)存的基本組成（續(xù)） 3、讀/寫電路14四、存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu) 為

8、了解決存儲(chǔ)器速度與價(jià)格之間的矛盾，出現(xiàn)了存儲(chǔ)器的層次結(jié)構(gòu)。 1、程序的局部性原理 在某一段時(shí)間內(nèi)，CPU頻繁訪問某一局部的存儲(chǔ)器區(qū)域，而對(duì)此范圍外的地址則較少訪問的現(xiàn)象就是程序的局部性原理。 層次結(jié)構(gòu)是基于程序的局部性原理的。對(duì)大量典型程序運(yùn)行情況的統(tǒng)計(jì)分析得出的結(jié)論是：CPU對(duì)某些地址的訪問在短時(shí)間間隔內(nèi)出現(xiàn)集中分布的傾向。這有利于對(duì)存儲(chǔ)器實(shí)現(xiàn)層次結(jié)構(gòu)。15四、存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu) 為了解決存儲(chǔ)器速度與價(jià)四、存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)（續(xù)）2、多級(jí)存儲(chǔ)體系的組成 目前，大多采用三級(jí)存儲(chǔ)結(jié)構(gòu)。 即：Cache-主存-輔存，如下圖：CPU高速緩存主存 輔存輔助硬件輔助硬、軟件16四、存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)（續(xù)

9、）2、多級(jí)存儲(chǔ)體系的組成CPU高主四、存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)（續(xù)） Cache引入主要解決存取速度，外存引入主要解決容量要求。 CPU內(nèi)的寄存器、Cache、主存、外存都可以存儲(chǔ)信息，它們各有自己的特點(diǎn)和用途。它們的容量從小到大，而存取速度是從快到慢，價(jià)格與功耗從高到低。 Cache又分為指令Cache和數(shù)據(jù)Cache。17四、存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)（續(xù)） Cache引入主要解四、存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)（續(xù)） 3、多級(jí)存儲(chǔ)系統(tǒng)的性能 考慮由Cache和主存構(gòu)成的兩級(jí)存儲(chǔ)系統(tǒng)，其性能主要取決于Cache和貯存的存取周期以及訪問它們的次數(shù)。（存取周期為: Tc,Tm ;訪問次數(shù)為: Nc,Nm） Cache（

10、NC,TC） 主存 （Nm,Tm)（1）Cache的命中率 H= Nc (Nc+Nm)（2）CPU訪存的平均時(shí)間 Ta= H Tc+ (1-H) Tm 18四、存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)（續(xù)） 3、多級(jí)存儲(chǔ)系統(tǒng)的性能 C四、存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)（續(xù)） Cache-主存系統(tǒng)的效率 e= Tc / Ta =1 H+(1-H)Tm/Tc根據(jù)統(tǒng)計(jì)分析：Cache的命中率可以達(dá)到90%98%當(dāng)Cache的容量為：32KB時(shí)，命中率為86% 64KB時(shí)，命中率為92% 128KB時(shí)，命中率為95% 256KB時(shí)，命中率為98%19四、存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)（續(xù)） Cache-主存系統(tǒng)的效率1第二節(jié) 半導(dǎo)體靜態(tài)存儲(chǔ)器20

11、第二節(jié) 半導(dǎo)體靜態(tài)存儲(chǔ)器20一、SRAMSRAM與各種類型的ROM都屬于半導(dǎo)體靜態(tài)存儲(chǔ)器。一、靜態(tài)存儲(chǔ)器（SRAM）1、6管靜態(tài)存儲(chǔ)器單元電路 電路組成 工作原理 21一、SRAMSRAM與各種類型的ROM21一、SRAM 6管SRAM單元電路工作原理 當(dāng)Q=1, T2導(dǎo)通， Q= 0, T1截止。 同樣，T1導(dǎo)通，T2截止。 T1、T2構(gòu)成雙穩(wěn)態(tài)觸發(fā)器，存儲(chǔ)0與1。 T3、T4為負(fù)載管，為觸發(fā)器補(bǔ)充電荷。 T5、T6為門控管，與數(shù)據(jù)線Di相連。 原理：當(dāng)行選X=1（高電平），T5、T6導(dǎo)通，Q、Q就與Di與Di相連。當(dāng)這個(gè)單元被選中時(shí)，相應(yīng)的列選Y=1，T7、T8導(dǎo)通（它們?yōu)橐涣泄茫?，于?/p>

12、，Di, Di 輸出。 當(dāng)寫入時(shí)，寫入信號(hào)自Di（或Di）輸入，此時(shí)， Di=1, Di=0, T5、T6、T7、T8都導(dǎo)通（因?yàn)閄=1, Y=1） Di T8 T6 Q=1; Di T7 T5 Q=0. 22一、SRAM 6管SRAM單元電路工作原理22一、SRAM（續(xù)） 輸入信息存儲(chǔ)于T1、T2之柵極。 當(dāng)輸入信號(hào)、地址選通信號(hào)消失后，T5T8截止，靠VCC 與T3就能保持F/F=1，所以，不用刷新（即信息不用再生）。 Di與Di對(duì)外只用一條輸出端接到外部數(shù)據(jù)線上，這種存儲(chǔ)電路讀出是非破壞性的。 23一、SRAM（續(xù)） 輸入信息存儲(chǔ)于T1、T2之柵極。2一、SRAM（續(xù)） 2、SRAM的引

13、腳信號(hào)與讀寫操作 下面是SRAM芯片628128的引腳信號(hào)（128k8） A16A0WEOECSD7D0 SRAM 628128128k 8A16A0 地址線D7D0 雙向數(shù)據(jù)線CS 片選信號(hào)WE 寫允許信號(hào)OE 輸出允許信號(hào)（讀）這種芯片內(nèi)部位字結(jié)構(gòu)（即8位數(shù)據(jù)每位都有）24一、SRAM（續(xù)） 2、SRAM的引腳信號(hào)與讀寫操作A16二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片 1、內(nèi)部組成結(jié)構(gòu) 內(nèi)部有行、列譯碼器，存儲(chǔ)矩陣，讀寫控制電路，輸入、輸出數(shù)據(jù)緩沖器等組成。 SRAM大多數(shù)都采用復(fù)合譯碼方式，而不采用線譯碼。因?yàn)榫€性譯碼對(duì)外的引線太多。一般把地址線分為行和列地址分別進(jìn)行譯碼（行列地址線數(shù)可以對(duì)稱

14、，也可以不對(duì)稱）。 存儲(chǔ)矩陣即信息存儲(chǔ)體，每一位二進(jìn)制信息需要一個(gè)6管基本單元電路，如2k8位=20488=16384個(gè)這樣的單元電路組成存儲(chǔ)體。 讀寫控制電路主要控制讀信號(hào)（OE）、寫信號(hào)（WE）及片選信號(hào)（CS）。25二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片 1、內(nèi)部組成結(jié)構(gòu)25二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）2、典型芯片介紹 SRAM 有 Intel 6116，6264，62128，62256等。 下面介紹6116。 容量為：16k位=2k8bit，因?yàn)镾RAM內(nèi)部都是按字節(jié)組成的。 地址線：11條，7條用于行地址，4條用于列地址。 數(shù)據(jù)線：8條，按字節(jié)輸入、輸出。 存儲(chǔ)體：128168

15、= 16384個(gè)存儲(chǔ)單元。 控制線：3條，OE, WE, CS。 6116的引腳與內(nèi)部結(jié)構(gòu)如下圖：26二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）2、典型芯片介紹26二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）27二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）27第三節(jié) 只讀存儲(chǔ)器（ROM）28第三節(jié) 只讀存儲(chǔ)器（ROM）28一、掩膜ROM ROM（Read Only Memory ）的特點(diǎn)與種類 ROM的信息在使用時(shí)是不被改變的，即只能讀出，不能寫入，寫入是有條件的。故一般只能存放固定程序和常量，如監(jiān)控程序、BIOS程序等。ROM芯片的種類很多，有掩膜ROM、可編程ROM（PROM）、可擦除可編程ROM（EPR

16、OM）、電可擦除可編程ROM（EEPROM）等。 下面分別予以介紹。 1、掩膜ROM 掩膜ROM是廠家根據(jù)用戶的要求采用掩膜技術(shù)把程序和數(shù)據(jù)在制作集成電路時(shí)就已寫入完成。一旦制造完畢，存儲(chǔ)器的內(nèi)容就被固定下來，用戶不能修改。若要修改，就只能重新設(shè)計(jì)掩膜。 29一、掩膜ROM ROM（Read Only Memor一、掩膜ROM（續(xù)）下圖為一個(gè)簡單的44位MOS管ROM，采用單譯碼結(jié)構(gòu)，兩位地址可譯出4種狀態(tài)，輸出4條選擇線，可分別選中4個(gè)單元每個(gè)單元有4位輸出。若A1A0=00, 則選中0號(hào)單元，輸出為1010B.圖中的矩陣中，在行列的交點(diǎn)，有的有管子，輸出為0，有的沒有，輸出為1，這是根據(jù)用

17、戶提供的程序?qū)π酒瑘D形（掩膜）進(jìn)行二次光刻所決定的。30一、掩膜ROM（續(xù)）下圖為一個(gè)簡單的44位30二、可編程ROM（PROM） 為了便于用戶根據(jù)自己的需要確定ROM的內(nèi)容，有一種可一次編程的ROM，簡稱PROM。 這種芯片的內(nèi)部是采用多發(fā)射極（8個(gè)）熔絲式PROM結(jié)構(gòu)。每一個(gè)發(fā)射極通過一個(gè)熔絲與位線相連，管子工作于射極輸出器狀態(tài)。熔絲一旦燒斷，不可逆轉(zhuǎn)，所以只能一次編程寫入。 下圖為這種PROM芯片的內(nèi)部結(jié)構(gòu)。31二、可編程ROM（PROM） 為了便于用戶根據(jù)自己的需要確二、可編程ROM（PROM）（續(xù)）32二、可編程ROM（PROM）（續(xù)）32三、UV-EPROMUV-EPROM為可擦除

18、可編程的ROM內(nèi)部電路結(jié)構(gòu)如圖，工作原理如下： 因?yàn)閼腋臫3不導(dǎo)通，當(dāng)X=1時(shí)，T1不導(dǎo)通，而T2總導(dǎo)通，該電路為全1輸出。當(dāng)寫入時(shí)，加12.5V25V高壓，D, S被瞬時(shí)擊穿，會(huì)有電子通過絕緣層注入懸浮柵。電壓去掉后，電子無處泄漏，硅柵為負(fù)，形成導(dǎo)電溝道（P），從而使EPROM單元導(dǎo)通，輸出為0，沒有擊穿的單元輸出仍為1。33三、UV-EPROMUV-EPROM為可擦除可編程因?yàn)閼腋湃V-EPROM（續(xù)） UV-EPROM擦除： 當(dāng)紫外線照射時(shí)，懸浮柵上的電荷會(huì)形成光電流泄漏掉 ，即可把信息擦除。輸出仍為全1。 （用紫外線照射芯片的石英窗口約10多分鐘即可） 34三、UV-EPROM

19、（續(xù)） UV-EPROM擦三、UV-EPROM（續(xù)） 介紹EPROM芯片27C040（512k 8） 27C040的引腳信號(hào)如圖。 A0A18OECE/PGMVPPD7D027C040512k 8A0A18 地址線D0D7 數(shù)據(jù)線OE 輸出允許（讀）CE/PGM 片選/編程脈沖；在讀出操作時(shí)是片選信號(hào)；在編程時(shí)是編程脈沖輸入端（加入一個(gè)50ms左右的TTL負(fù)脈沖 ）。VPP 編程電壓，12.5V;正常時(shí)，VPP接 VCC （+5V）35三、UV-EPROM（續(xù)） 介紹EPROM芯片2四、E2PROM E2PROM（電擦除PROM，又稱EEPROM或E2PROM: Electrically Er

20、asable PROM） 工作原理：是在絕緣柵MOS管的浮柵附近再增加一個(gè)柵極（控制柵）。給控制柵加一正電壓，就可在浮柵和漏極之間形成厚度不足200（埃）的隧道氧化物。利用隧道效應(yīng)，電子可注入浮柵 ，即數(shù)據(jù)被編程寫入。若給控制柵加一負(fù)壓，浮柵上的電荷可泄漏掉，即信息被擦除。 （目前高壓源已集成在芯片內(nèi)而使用單一的+5V電源） 下面介紹E2PROAM芯片28256（32k8位） 36四、E2PROM E2PROM（電擦除PROM，又稱EEP四、E2PROM（續(xù)） EEPROM 28256引腳信號(hào) （32KByte） A0A14D0D7CEOEWEE2PROM 28256 32k 8A0A14 地

21、址線D0D7 數(shù)據(jù)線CE 片選OE 輸出允許WE 寫允許CE OE WE L L H 讀出 L H L 編程寫入/ 芯片擦除寫入一個(gè)字節(jié)大約15ms，可以按字節(jié)擦除，也可按頁擦除和整片擦除。不需擦除的部分可以保留。37四、E2PROM（續(xù)） EEPROM 28256引腳信五、閃速存儲(chǔ)器（FLASH） 閃速存儲(chǔ)器也稱為快閃存儲(chǔ)器或閃存，是一種電可擦除的非易失性只讀存儲(chǔ)器。其特點(diǎn)是： 1、按區(qū)塊或頁面組織；除了可進(jìn)行整個(gè)芯片的擦除 和編程外，還可按字節(jié)、區(qū)快或頁面進(jìn)行擦除與 編程。 2、可進(jìn)行快速頁面寫入：CPU將頁面數(shù)據(jù)按芯片存 取速度（一般幾十到200ns）寫入頁緩存，再在內(nèi) 部邏輯控制下，將

22、整頁數(shù)據(jù)寫入相應(yīng)頁面，大大 提高了編程速度。 38五、閃速存儲(chǔ)器（FLASH） 閃速存儲(chǔ)器也稱為五、閃速存儲(chǔ)器（FLASH）3、具有內(nèi)部編程控制邏輯：寫入時(shí)，由內(nèi)部邏輯控制操作，CPU可做其他工作。（CPU通過讀出校驗(yàn)或狀態(tài)查詢獲知編程是否結(jié)束）4、具有在線系統(tǒng)編程能力：擦除與寫入無需取下。5、具有軟件和硬件保護(hù)能力：可防止有用數(shù)據(jù)被破壞。 39五、閃速存儲(chǔ)器（FLASH）3、具有內(nèi)部編程控制邏輯：寫入時(shí)五、閃速存儲(chǔ)器（FLASH）（一）閃存的內(nèi)部組織 1、 閃存區(qū)別于其他SRAM的最大特點(diǎn)是： 內(nèi)部設(shè)有命令寄存器和狀態(tài)寄存器，因而可通過軟件 靈活控制。 采用命令方式可使閃存進(jìn)入各種不同工作狀

23、態(tài)。如整 片擦除，頁面擦除，整片編程，分頁編程，字節(jié)編程， 進(jìn)入保護(hù)方式，讀識(shí)別碼等。 閃存內(nèi)部可自行產(chǎn)生編程電壓VPP。在工作狀態(tài)下， 在系統(tǒng)中就可實(shí)現(xiàn)編程操作。 部分型號(hào)內(nèi)部具有狀態(tài)機(jī)和編程計(jì)時(shí)器，編程寫入可 在其內(nèi)部控制下自動(dòng)完成。 40五、閃速存儲(chǔ)器（FLASH）（一）閃存的內(nèi)部組織40五、閃速存儲(chǔ)器（FLASH） 2、閃存的組織結(jié)構(gòu) 按頁面組織和按區(qū)塊組織（1）按頁面組織：內(nèi)部有頁緩存，存儲(chǔ)體按頁面組織，頁緩 存大小和存儲(chǔ)體的頁大小一致，可以把頁緩存內(nèi)容同時(shí) 編程寫入相應(yīng)的頁內(nèi)單元，提高了編程速度。（2）按區(qū)塊組織：按區(qū)塊組織的閃存，提供字節(jié)、區(qū)塊和芯 片擦除能力，編程速度較快，編程

24、靈活性優(yōu)于頁面方式。 41五、閃速存儲(chǔ)器（FLASH） 2、閃存的組織結(jié)構(gòu)41五、閃速存儲(chǔ)器（FLASH） （二）閃存芯片舉例 SST公司28EE0202Mb頁面式閃存，256k8位。 內(nèi)部組織為2048頁，每頁128個(gè)字節(jié)。 頁面寫周期為5ms，平均寫入時(shí)間為 39ns/字節(jié)。讀出時(shí)間為120150ns，重寫次數(shù)超過10萬次，數(shù)據(jù)保持時(shí)間大于100年。 對(duì)外信號(hào)：32條引腳。 A7A17 ：11條行地址，決定頁位置； A0A6: 6條列地址，決定頁內(nèi)地址。 工作方式參閱教材。A7A17A0A6CEWEOED0D7 SST28EE020 FLASH256k 842五、閃速存儲(chǔ)器（FLASH）

25、（二）閃存芯片舉例 頁面寫周期五、閃速存儲(chǔ)器（FLASH） （三）閃存的應(yīng)用 閃存像RAM 一樣可在線寫入數(shù)據(jù)，又具有ROM的 非易失性，因而可以取代全部的UV-EPRAM和大 部分的EEPROM。 監(jiān)控程序、引導(dǎo)程序或BIOS等基本不變或不經(jīng)常改變的 程序。 閃存條、閃存卡（Flash card，U盤），數(shù)字相機(jī)，個(gè)人數(shù)字助理（PDN),MP3播放器，筆記本等輔存。即將取代軟盤存儲(chǔ)器和硬磁盤。（因其無機(jī)械運(yùn)動(dòng)，存取速度快，體積小，可靠性高等優(yōu)點(diǎn)） 43五、閃速存儲(chǔ)器（FLASH） （三）閃存的應(yīng)用43第四節(jié) 動(dòng)態(tài)RAM存儲(chǔ)器 44第四節(jié) 動(dòng)態(tài)RAM存儲(chǔ)器 44一、DRAM的基本存儲(chǔ)單元DRA

26、M 基本存儲(chǔ)單元組成 由T與電容Cs組成，信息存儲(chǔ)在Cs上。當(dāng)X=1，T導(dǎo)通，電容Cs與數(shù)據(jù)線D連通。 寫入時(shí)，外部數(shù)據(jù)驅(qū)動(dòng)D，并由D對(duì)電容Cs充電或放電，改變其存儲(chǔ)的信息。 讀出時(shí)，Cs經(jīng)D對(duì)數(shù)據(jù)線上的寄生電容Cd充電或放電，從而改變寄生電容Cd上的電壓，讀出所存儲(chǔ)的信息。因每次輸出都會(huì)使Cs上原有的電荷泄放，存儲(chǔ)的內(nèi)容就會(huì)被破壞，所以讀出是破壞性的。為此，每次讀出后都需要進(jìn)行再生（重新寫入）以恢復(fù)Cs上的信息。 因?yàn)镃sCd，讀出時(shí)引起的數(shù)據(jù)線上的電壓變化很小，再加上噪聲的影響，需經(jīng)過靈敏度很高的讀出放大器放大和整形后才能輸出45一、DRAM的基本存儲(chǔ)單元DRAM 基本存儲(chǔ)單元 一、DRA

27、M的基本存儲(chǔ)單元 由于基本單元電路簡單，使DRAM的集成度（集成基本存儲(chǔ)單元數(shù)）很高，但DRAM的附屬電路 較復(fù)雜。（需讀出放大器，整形，刷新等電路） 為什么DRAM要不斷地刷新？ 由于DRAM是靠電容Cs存儲(chǔ)信息的，Cs有電荷時(shí)為邏輯“1”，沒有電荷時(shí)為邏輯“0”。但由于任何電容都存在漏電，因此當(dāng)電容Cs存有電荷時(shí)，過一段時(shí)間由于電容的放電會(huì)導(dǎo)致電荷流失，信息也會(huì)丟失，解決的辦法是刷新，即每隔一定時(shí)間（大約14ms）就要刷新一次，使原來處于邏輯“1”的電容的電荷又得到補(bǔ)充，而原來處于電平“0”的電容仍保持“0”。46一、DRAM的基本存儲(chǔ)單元 由于基本單元電路簡二、DRAM的引腳信號(hào)與讀寫操

28、作 下圖為1M1bit的DRAM芯片 WE ： 寫允許信號(hào) Di與Do為數(shù)據(jù)輸入/輸出信號(hào) A0A9： 地址信號(hào), 1M=220 1Mb應(yīng)有20位地址線，由于DRAM 的容量較大，又不希望有太多的引腳， 所以大多數(shù)DRAM芯片都采用分時(shí)復(fù) 用方式傳輸?shù)刂?，將地址分為行地?和列地址兩部分分時(shí)在地址線上傳送。 對(duì)本芯片用A0A9先傳送低10位地址， 再傳送高10位地址A10A19。 A0A9RASCASWEDoDi1M1bitDRAMRAS和CAS分別為行、列地址選通信號(hào)。47二、DRAM的引腳信號(hào)與讀寫操作 下圖為1M1bit的DR二、DRAM的引腳信號(hào)與讀寫操作 RAS: （Row Addr

29、ess Strobe）行地址選通信號(hào)，有效時(shí)在地址線上傳送的是行地址（低10位），用其后沿將低10位地址鎖存到內(nèi)部行地址鎖存器。 CAS: （Column Address Strobe）列地址選通信號(hào)，有效時(shí)在地址線上傳送的是列地址（高10位），用其后沿將高10位地址鎖存到內(nèi)部列地址鎖存器。 DRAM芯片不需要片選CS。48二、DRAM的引腳信號(hào)與讀寫操作 RAS: （Row二、DRAM的引腳信號(hào)與讀寫操作下圖為DRAM的讀寫操作時(shí)序，首先在地址線上出現(xiàn)有效的行地址，然后RAS有效。經(jīng)過一段時(shí)間之后，行地址被撤銷，改送列地址，CAS有效。當(dāng)行、列地址都被鎖存到內(nèi)部的行、列地址鎖存器之后，即可根

30、據(jù)WE信號(hào)進(jìn)行讀寫操作。49二、DRAM的引腳信號(hào)與讀寫操作下圖為DRAM的讀寫操作時(shí)序三、DRAM芯片的內(nèi)部結(jié)構(gòu) 下面通過一個(gè)具體的DRAM芯片2116介紹DRAM的內(nèi)部結(jié)構(gòu)。 2116為16k1bit的DRAM芯片。對(duì)外引腳16條， A0A6 地址信號(hào)為7條；WE 寫允許； RAS 行地址選通； CAS 列地址選通 Do 數(shù)據(jù)輸出 ；Di 數(shù)據(jù)輸入，使用時(shí)Do、Di連接在一起。 其內(nèi)部有行、列地址鎖存器，行、列譯碼器，存儲(chǔ)矩陣，讀出放大器，行、列時(shí)鐘電路，輸出緩沖器和輸入寄存器等部件組成。（128行128列，每隔15s刷新一行，1.92ms刷新一遍） 其內(nèi)部結(jié)構(gòu)框圖如下：50三、DRAM芯

31、片的內(nèi)部結(jié)構(gòu) 下面通過一個(gè)具體的DRAM三、DRAM芯片的內(nèi)部結(jié)構(gòu)51三、DRAM芯片的內(nèi)部結(jié)構(gòu)51四、DRAM刷新1、DRAM的刷新策略 DRAM芯片有片內(nèi)刷新，片外刷新。（1）集中刷新 將整個(gè)刷新周期分為兩部分,前一部分可進(jìn)行讀、寫或維持（不讀不寫），后一部分不進(jìn)行讀寫操作而集中對(duì)DRAM刷新操作。這種方式控制簡單。但在刷新過程中不允許讀寫，存在死時(shí)間。 52四、DRAM刷新1、DRAM的刷新策略 52四、DRAM刷新（續(xù)）（2）分散刷新（隱式刷新） 在每個(gè)讀寫或維持周期之后插入刷新操作，刷新存儲(chǔ)矩陣的一行所有單元。 這樣把一個(gè)存儲(chǔ)系統(tǒng)的周期分為兩部分，讀寫、維持時(shí)間和刷新時(shí)間。優(yōu)點(diǎn)是控制

32、簡單，不存在死時(shí)間；缺點(diǎn)是刷新時(shí)間占整個(gè)讀寫系統(tǒng)時(shí)間的一半，故只用于低速系統(tǒng)。 （3）異步刷新 利用CPU不訪問存儲(chǔ)器的時(shí)間進(jìn)行刷新操作。若按照預(yù)定的時(shí)間間隔應(yīng)該刷新時(shí)，CPU正在訪問存儲(chǔ)器，刷新周期可以向后稍微延遲一段時(shí)間，只要保證在刷新周期內(nèi)所有的行都能得到刷新即可。53四、DRAM刷新（續(xù)）（2）分散刷新（隱式刷新）53四、DRAM刷新（續(xù)） 這種方式優(yōu)點(diǎn)是：對(duì)CPU訪存的效率和速度影響小，又不存在死時(shí)間；缺點(diǎn)是：控制電路較復(fù)雜。 總之，可以在DMA控制器的控制下進(jìn)行分散或異步刷新，也可在中斷服務(wù)程序中進(jìn)行集中或分散刷新。用DMA方式刷新比中斷方式效率高。54四、DRAM刷新（續(xù)） 這種

33、方式優(yōu)點(diǎn)是：對(duì)CPU訪存的四、DRAM刷新（續(xù)）2、DRAM的刷新模式 DRAM的存儲(chǔ)體是按行、列組織的二維存儲(chǔ)矩陣，而刷新是按行進(jìn)行的，每次刷新對(duì)一行的數(shù)據(jù)同時(shí)進(jìn)行讀出、放大、整形后再寫入。刷新操作有多種模式，有的芯片支持其中一種模式，有的芯片同時(shí)支持多種模式。 常見的兩種刷新模式為： （1）只用RAS刷新模式，CAS處于高電平（不動(dòng)作）。 此模式無需給出列地址，消耗電流小，需外部刷新地址計(jì)數(shù)器 55四、DRAM刷新（續(xù)）2、DRAM的刷新模式55四、DRAM刷新（續(xù)）（2）CAS在RAS之前的刷新模式（自動(dòng)刷新模式） 利用CAS信號(hào)比RAS提前動(dòng)作來實(shí)現(xiàn)刷新。 正常時(shí)，RAS先于CAS有效

34、；而若在CAS下降沿之后RAS才變低，則DRAM芯片進(jìn)入刷新周期。此時(shí)外部產(chǎn)生的地址被忽略，而是由DRAM內(nèi)部刷新地址計(jì)數(shù)器產(chǎn)生刷新地址，每一刷新周期自動(dòng)將這個(gè)地址計(jì)數(shù)器加1，故不需外加的刷新地址計(jì)數(shù)器。 56四、DRAM刷新（續(xù)）（2）CAS在RAS之前的刷新模式（自第五節(jié) 存儲(chǔ)器的接口設(shè)計(jì) 57第五節(jié) 存儲(chǔ)器的接口設(shè)計(jì) 57一、存儲(chǔ)器的接口信號(hào) 存儲(chǔ)器通過總線與CPU連接，它們之間要交換地址信息、數(shù)據(jù)和控制信息。其接口信號(hào)如圖。A0AmD0DnRDWRCSSIZEXTACK/WAIT接口信號(hào)說明：地址信號(hào)：A0Am數(shù)據(jù)信號(hào)：D0Dn讀、寫信號(hào)：RD、WR（有時(shí)二者合二為一）片選信號(hào)： CS

35、（高地址譯碼產(chǎn)生）多字節(jié)寬度（使能）信號(hào)：SIZE （指明存取的字節(jié)數(shù)，如字節(jié)、字、雙字等）握手信號(hào)：XTACK（對(duì)異步總線為傳輸應(yīng)答信號(hào)） WAIT（或READY）對(duì)半同步總線為 等待請(qǐng)求或準(zhǔn)備就緒。 58一、存儲(chǔ)器的接口信號(hào) 存儲(chǔ)器通過總線與CPU連接，它們二、存儲(chǔ)器設(shè)計(jì)需考慮的問題1、容量 根據(jù)應(yīng)用場合，可能需要幾KB幾百KB（如嵌入式計(jì)算機(jī)），也可能 需要幾MB幾百M(fèi)B（如系統(tǒng)機(jī)）。2、地址（空間）安排 對(duì)于固定程序與參數(shù)、引導(dǎo)程序與參數(shù)、隨機(jī)程序與數(shù)據(jù)、中斷向量 表等的存儲(chǔ)空間的分配，需作統(tǒng)一考慮與按排。即對(duì)ROM、RAM的 地址分配。3、總線上的存儲(chǔ)器存取信號(hào)及時(shí)序 不同的總線有不同的接口信號(hào)與不同的時(shí)序，存儲(chǔ)器設(shè)計(jì)時(shí)必須認(rèn)真 考慮。4、數(shù)據(jù)總線寬度 數(shù)據(jù)總線的寬度（如8，16，32，64位）決定存儲(chǔ)器存儲(chǔ)體的個(gè)數(shù)（1， 2，4，8個(gè)），也決定了字節(jié)使能信號(hào)的條數(shù)（BE0BEn）。