周邊電路設(shè)計(jì)0719

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2、邊電路區(qū)設(shè)計(jì) 2 HYPERLINK l bookmark4 o Current Document GOA 設(shè)計(jì)21.1。1 GOA驅(qū)動原理簡介21。1。2 GOA框架結(jié)構(gòu)和驅(qū)動時(shí)序詳解21。1.3 GOA框架結(jié)構(gòu)和驅(qū)動時(shí)序詳解5GOA設(shè)計(jì)流程7 HYPERLINK l bookmark6 o Current Document Seal area 設(shè)計(jì)91.2。1掃描線和數(shù)據(jù)線布線(Fan out) 91。2。2 PLG 走線91。2.3 ESD 設(shè)計(jì)91。2。4 Test keys 10 HYPERLINK l bookmark8 o Current Document PAD 設(shè)計(jì)101。3

3、。1 Cell Test Pad 設(shè)計(jì)基準(zhǔn) 101.3。2 FPC Pad 設(shè)計(jì)基準(zhǔn)101。3.3 COG Pad 設(shè)計(jì)基準(zhǔn)11Via and ITO設(shè)計(jì)基準(zhǔn)11第一章 周邊電路區(qū)設(shè)計(jì)GOA設(shè)計(jì)GOA驅(qū)動原理簡介。GOA(gate on array) tech nology :利用薄膜晶體管工藝將柵極驅(qū)動電路 集成在Array glass 上的技術(shù)。. GOA的優(yōu)勢：成本降低：省掉了 Gate IC，主要適用大尺寸；Module 工藝產(chǎn)量&良率提升：無 Gate IC bonding；實(shí)現(xiàn)窄邊框：Mobile高分辨率產(chǎn)品適用。關(guān)鍵技術(shù)：shift registerGOA框架結(jié)構(gòu)和驅(qū)動時(shí)序詳解：

4、GOA電路的功能是在一幀時(shí)間內(nèi)，順序?qū)Ω餍術(shù)ate線輸出高電平方波,將這些 gate線對應(yīng)的像素TFT逐行開啟，以便data線對像素區(qū)內(nèi)所有子像素完成一次充電 刷新。圖1-1 GOA電路框架圖及時(shí)序圖一般的GOA設(shè)計(jì)，在柵極線的兩端均會排布GOA電路，以便Panel可以有對稱 的寬度，方便設(shè)計(jì)和工藝流程,也更滿足終端產(chǎn)品對FPD產(chǎn)品的要求。（完整）周邊電路設(shè)計(jì)0719對小尺寸FPD產(chǎn)品，由于柵極線的負(fù)載較小，一般可采用GOA交叉驅(qū)動,即一邊 GOA驅(qū)動奇數(shù)行柵極線,另一邊GOA驅(qū)動偶數(shù)行柵極線,左右互不干擾，在時(shí)間上交錯(cuò)， 達(dá)到順序開啟柵極線的效果，稱為單邊驅(qū)動，這樣可以節(jié)省邊框?qū)挾群凸?對

5、中大尺寸FPD產(chǎn)品，由于柵極線的負(fù)載較大，為了正常開啟柵極線，GOA多采 用雙邊驅(qū)動，即對于一行柵極線，左右兩邊均會有一個(gè)GOA單元對其進(jìn)行充電，在 此種情況下，左右GOA電路設(shè)計(jì)完全對稱，稱為雙邊驅(qū)動。如圖1-1是一個(gè)GOA框架圖和時(shí)序圖（僅畫出了左半部，假設(shè)本例為雙邊驅(qū)動）, 下面以本GOA電路為例子，說明GOA的工作時(shí)序原理。GOA電路的輸入信號：a）時(shí)鐘信號:一組或多組，每組包含互補(bǔ)的CLK和CLKB信號，每組時(shí)鐘信號對應(yīng) 組GOA單元，本例中有2組GOA信號,CLK1 &CLK3互補(bǔ)，對應(yīng)奇數(shù)組GOA單元， CLK2&CLK4互補(bǔ)，對應(yīng)偶數(shù)組GOA單元，如右邊時(shí)序圖所示。b）恒壓信號

6、：高電平VGH,低電平VGL, 般需要一個(gè)VGH,-個(gè)VGL，根據(jù)GOA 單元內(nèi)電路結(jié)構(gòu)的不同,也可能不需要或者需要多個(gè)VGH或VGL信號（由于每個(gè)GOA 單元所需的恒壓信號類型和連接方式都是相同的，所以圖中未畫出）。c）開啟信號：每組GOA單元的第一個(gè)GOA單元所需的輸入信號STV,根據(jù)GOA電 路結(jié)構(gòu)的不同，需要一個(gè)或多個(gè)STV信號，本例中2組GOA單元，只需要一組STV 信號。（2）G0A電路的輸出信號：順序?qū)Ω鳀艠O線輸出方波脈沖（移位寄存器功能），如圖1-x中的G1G6等。GOA單元（GOA unit 16等）介紹：a）GOA單兀的開啟條件：一個(gè)GOA單元所連接的CLK信號，會周期性的

7、出現(xiàn)高電平方波，在CLK出現(xiàn)高 電平方波時(shí)，在滿足以下兩個(gè)條件時(shí)，該GOA單元會輸出高電平方波，開啟柵極線 所連接的像素TFT：在該高電平方波前，該行GOA收到了 INPUT信號輸入的開啟信號，對每組 GOA的第一個(gè)GOA單元（本例中的GOA unit 1& 2） ,INPUT信號為控制單元提供的 STV信號,對其余GOA單元,INPUT信號由本組GOA內(nèi)上一個(gè)GOA單元的output提供, 如圖中所示的“Input to next”。在該高電平方波前，該行GOA未收到RESET信號輸入的關(guān)閉信號，對每組 GOA的最后一個(gè)GOA單元（本例中未畫出），RESET信號由本組GOA內(nèi)下一個(gè)GOA單元

8、 的output提供，如圖中所示的“Reset to previous”，特別地，對每組GOA的最后 一個(gè)GOA單元，由于已經(jīng)是最后一個(gè)GOA單元，所以需要增加額外的電路設(shè)計(jì)，來對 其提供RESET信號。b）每個(gè)GOA單元的輸出：i.如滿足以上2個(gè)條件，則該GOA輸出高電平方波，開啟其連接?xùn)艠O線上方的像素TFT。ii.其輸出還將作為RESET信號連接至本組GOA內(nèi)上一個(gè)GOA單元，用于關(guān)閉上一個(gè)GOA單元的輸出（第一個(gè)GOA單元無需輸出RESET信號）。其輸出還將作為INPUT信號連接至本組GOA內(nèi)下一個(gè)GOA單元，用于本行GOA對應(yīng)開啟時(shí)間結(jié)束后，開啟下一個(gè)GOA單元（最后一個(gè)GOA單元無需

9、輸出INPUT信號）。（4）時(shí)序說明：a）結(jié)合以上對各單元和信號的解釋，說明GOA的整體工作時(shí)序：一幀開始后，控制單元對GOA電路輸入所需的STV信號和CLK信號，各組GOA 的第一GOA單元接收到STV信號，在各自對應(yīng)的CLK高電平時(shí)，輸出高電平方波，如 時(shí)序圖的G1 &G2,該輸出不僅用于其對應(yīng)柵極線的開啟，也作為INPUT信號作用于下 個(gè)GOA單元.從各組GOA的第二個(gè)GOA單元開始，后續(xù)GOA單元接收到其前一個(gè)GOA單元提 供的INPUT信號，在各自對應(yīng)的CLK高電平時(shí)，輸出高電平方波，該輸出不僅用于其 對應(yīng)柵極線的開啟，也作為INPUT信號作用于下一個(gè)GOA單元，還作為RESET信號

10、 作用于上一個(gè)GOA單元。如此直至最后一個(gè)GOA輸出結(jié)束為止（如上所述，最后一 個(gè)GOA無需輸出INPUT）.每個(gè)GOA單元會在本行開始輸出時(shí)，關(guān)閉同組內(nèi)上一行GOA的輸出，其下一行 GOA,也將在本行輸出結(jié)束之后開始輸出并關(guān)閉本行輸出，如此，各組GOA即可實(shí)現(xiàn) 順序輸出，實(shí)現(xiàn)了 shift register的功能。如時(shí)序圖中G1G3G5順序無交疊的 輸出，G2-G4-G6順序無交疊的輸出.b）使用多組GOA單元的方法：由時(shí)序圖可看出，第二組CLK（CLK2&CLK4）,相對于第一組CLK（CLK1 &CLK3）延后半 個(gè)方波寬度，由此導(dǎo)致其輸出也相對延后半個(gè)寬度，由此出現(xiàn)了各組output之

11、間的 交疊，為了保證正常的像素充電,具體方法是：設(shè)置STV時(shí)間和CLK方波寬度為實(shí)際每行柵極線開啟時(shí)間的2倍（圖中 H表示每行柵極線分配的實(shí)際開啟時(shí)間）.每次只在柵極線開啟的后一半時(shí)間進(jìn)行像素充電，如圖中各輸出波形上灰 色方框所占據(jù)區(qū)域.c）使用多組GOA單元的原因：降低功耗提高驅(qū)動能力 不利影響是會增加邊框?qū)挾群鸵胄盘柧€數(shù)目，設(shè)計(jì)時(shí)需權(quán)衡。單邊驅(qū)動的GOA圖12單邊驅(qū)動的GOA電路框架圖及時(shí)序圖圖12為4CLK的單邊驅(qū)動GOA的框架圖和時(shí)序圖，與雙邊前述雙邊驅(qū)動4CLK 原理相似,讀者可自行分析。GOA單元電路結(jié)構(gòu)詳解：上一節(jié)詳細(xì)說明了 GOA整體電路的框架圖和工作時(shí)序，下面介紹具體GOA

12、單元 內(nèi)的電路組成，說明其如何實(shí)現(xiàn)上一節(jié)所介紹的時(shí)序功能。4T1C結(jié)構(gòu)GOA介紹圖13 4T1C GOA電路及時(shí)序圖4T1C是最基本的a-SiGOA單元電路，由于存在噪聲嚴(yán)重等問題，現(xiàn)在已經(jīng)不采 用，下面結(jié)合圖13電路及時(shí)序圖說明4T1C GOA單元電路工作原理。Step：沒有In put信號輸入GOA單元，雖然CLK電壓會出現(xiàn)高電平，但是 由于PU點(diǎn)保持低電壓，TFT T1處于關(guān)閉狀態(tài),GOA無輸出。Step ：In put 信號（一般 GOA 單元的 In put 為 OutputNT,第一行 GOA 單 元的In put為STV）通過T4輸入，使PU點(diǎn)變?yōu)楦唠娖?M3開啟，但此時(shí)CLK處

13、于低電 平，所以GOA仍然無輸出。Step:CLK變?yōu)楦唠娖?，由于PU點(diǎn)已經(jīng)為高電平，所以T1開啟，且Output 會輸出高電平，由于電容C1，以及T1自身的寄生電容的存在，隨著Output電位的抬 高,PU點(diǎn)電位會進(jìn)一步抬高，從而T1開啟更大，進(jìn)一步提高T1充電能力，保證像素 充電。Step：CLK變?yōu)榈碗娖?，RESET變?yōu)楦唠娖?，PD點(diǎn)抬高，從而T2與T3開啟， PU點(diǎn)和Output被VGL拉低為低電平，輸出關(guān)閉。Step：回到step狀態(tài)，一直保持無輸出，直到下一幀掃描。12T1C結(jié)構(gòu)GOA介紹12T1CGOA電路結(jié)構(gòu)為BOE申請專利的GOA電路結(jié)構(gòu)，目前項(xiàng)目中常用的GOA電 路均采用這

14、種結(jié)構(gòu)，或者由這種結(jié)構(gòu)演化而來，下面結(jié)合圖1-14-4詳細(xì)介紹該電 路的工作原理。Step：沒有In put信號輸入GOA單元，雖然CLK電壓會出現(xiàn)高電平，但是由 于PU點(diǎn)保持低電壓，TFT M1處于關(guān)閉狀態(tài)，GOA無輸出.Step：In put信號（一般GOA單元的Input為OutputN1,第一行GOA單元 的In put為STV）通過M1輸入，使PU點(diǎn)變?yōu)楦唠娖?M3開啟，但此時(shí)CLK處于低電 平，所以GOA仍然無輸出。Step：CLK變?yōu)楦唠娖?，由于PU點(diǎn)已經(jīng)為高電平，所以M3開啟，且Output 會輸出高電平，由于電容C1,以及M3自身的寄生電容的存在，隨著Output電位的抬 高

15、,PU點(diǎn)電位會進(jìn)一步抬高，從而M3開啟更大，進(jìn)一步提高M(jìn)3充電能力，保證像素 充電。PU點(diǎn)為高電平時(shí)，M6,M8開啟，所以PD點(diǎn)被保持低電平。Step：CLK變?yōu)榈碗娖?，RESET變?yōu)楦唠娖?M2,M4開啟，PU點(diǎn)和Output被 拉低，輸出關(guān)閉，PU拉低后,M6, M8關(guān)閉，PD點(diǎn)被CLKB通過M5, M9充電為高電平。Step：回到step狀態(tài)，一直保持無輸出，直到下一幀掃描.且PD點(diǎn)會在 CLKB為高電平時(shí)保持抬高，從而通過M10和M11對PU和OUTPUT放電，降低噪聲。RESET*RESET*tHndN_圖1412T1C GOA電路及時(shí)序圖GOA設(shè)計(jì)流程：TFT模型參數(shù)提取根據(jù)TFT

16、-LCD產(chǎn)線的樣品TFT I-V特性測試數(shù)據(jù)和TFT閾值電壓漂移測試數(shù)據(jù)， 通過參數(shù)提取軟件提取仿真模擬所必要的TFT模型參數(shù)和閾值電壓漂移模型參數(shù)， 考慮工藝波動、設(shè)備狀況等對TFT特性的影響，電路模擬時(shí)應(yīng)采用相應(yīng)產(chǎn)線最新的模 型參數(shù)(半年之內(nèi))，并在高低溫模擬時(shí)將工藝波動反映在模型參數(shù)上。設(shè)計(jì)目標(biāo)建立在項(xiàng)目Kick off立項(xiàng)后，根據(jù)項(xiàng)目主要性能指標(biāo)確定GOA單兀電路結(jié)構(gòu)和驅(qū)動 時(shí)序、級聯(lián)方式，比如新月項(xiàng)目是asi 12T1C，香格里拉和玉龍雪山是a-si TIG (Time Interval method GOA tech。)9T1C, 8CLK。最后通過以上兩項(xiàng)確定 GOA 輸 出指標(biāo)

17、。單個(gè)GOA單元內(nèi)元件大小初步確定根據(jù)設(shè)計(jì)目標(biāo)給出的模擬條件及給定的gate line load, data line load,對 單個(gè)GOA單元內(nèi)的TFT及電容大小進(jìn)行初步確定，使得輸出滿足Spec值且最優(yōu)，即 Vmax最大,Na, Nb最小，Tr, Tf最小。優(yōu)化順序(以a-si為例):輸出TFTT輸入TFTT充電控制單元及放電控制單元(完整)周邊電路設(shè)計(jì)0719比例確定T充電控制單元及放電控制單元尺寸確定T復(fù)位TFTT電容確定。簡化GOA驅(qū)動模型優(yōu)化結(jié)合驅(qū)動時(shí)序，搭建簡化GOA驅(qū)動單元(比如以18行GOA驅(qū)動模型來模擬900 行GOA驅(qū)動電路)，在低溫，常溫，高溫狀態(tài)下對TFT和電容大

18、小進(jìn)行進(jìn)一步優(yōu)化， 避免高溫下遷移率升高出現(xiàn)誤輸出,低溫下遷移率降低出現(xiàn)不能正常輸出的情況.優(yōu)化校正以(4)中得到的優(yōu)化結(jié)果畫出GOA電路的初步layout版圖，通過版圖計(jì)算出實(shí) 際各TFT的CGDO，CGSO，并從實(shí)際panel layout版圖中計(jì)算出的data line load 和gate li ne load等數(shù)據(jù)，將以上數(shù)據(jù)反饋到簡化GOA模型中重復(fù)(4)所進(jìn)行的步 驟，對優(yōu)化進(jìn)行校正。完整的GOA驅(qū)動模型目標(biāo)參數(shù)檢查以優(yōu)化校正以后的簡易模型為基礎(chǔ)，搭建完整的GOA驅(qū)動模型(即實(shí)際panel 需要多少條gate output就模擬多少條輸出)，并對所有目標(biāo)參數(shù)進(jìn)行檢查：Tr， tf

19、, Vmax， Noise, charging ratio， temp. (LT， RT， HT), power， etc。 GOA lifetime 檢查根據(jù)(1)中的得到的閾值電壓漂移模型，和GOA單元中各TFT在設(shè)計(jì)時(shí)序下受到 正向偏壓的施加時(shí)間比例，對閾值電壓漂移進(jìn)行計(jì)算，并根據(jù)計(jì)算結(jié)果，對各TFT模型 進(jìn)行修正，之后對GOA lifetime進(jìn)行模擬檢查，如果達(dá)到目標(biāo)，則完成設(shè)計(jì)，如果 出現(xiàn)NG，就要返回5.3。4步重新進(jìn)行優(yōu)化校正，如此重復(fù)，直到GOA lifetime達(dá)到 設(shè)計(jì)目標(biāo)。GOA Layout結(jié)合產(chǎn)線process參數(shù)和design rule進(jìn)行GOA layout。對

20、使用UV光進(jìn)行 sealant固化工藝的產(chǎn)線，在GOA設(shè)計(jì)時(shí)應(yīng)結(jié)合UV透光率需求進(jìn)行設(shè)計(jì)，對使用熱 固化sealant工藝的生產(chǎn)線，不需要考慮UV透光率，在layout時(shí)候盡量最大化空 間利用率以保證最小border寬度即可。圖紙檢查MASK版圖全部完成后進(jìn)行Mask Check會議,GOA layout是其中check的一部 分。項(xiàng)目PL負(fù)責(zé)召開Design Check Meeting，參加人包括設(shè)計(jì)工程師、工藝工程 師及相應(yīng)的主管領(lǐng)導(dǎo).Mask Check小組在CAD室或是其它可以看到Mask設(shè)計(jì)版圖的地方進(jìn)行Mask Check。GOA設(shè)計(jì)擔(dān)當(dāng)按照Mask Check的內(nèi)容修改Mask版

21、圖，修改完畢后須再次確認(rèn)。如無修改內(nèi)容,則提交審批，設(shè)計(jì)完成。Seal area 設(shè)計(jì)121掃描線和數(shù)據(jù)線布線(Fan out)（完整）周邊電路設(shè)計(jì)0719 掃描線和數(shù)據(jù)線布線在像素區(qū)，是以亞像素大小為間距而平行地排列，但是,在 面板的周圍,需要挪出一些空間供其他使用，因此,布線在像素陣列之外會向內(nèi)聚縮。 掃描線和數(shù)據(jù)線布線要與相應(yīng)的驅(qū)動IC相連接,bondi ng pad的節(jié)距要比亞像素的節(jié) 距更小。在滿足Design rule的前提下，設(shè)計(jì)合適的Fan out走線線寬和間距，盡量減 小Fan out走線電阻。為了縮短最短Fan out線與最長Fan out線間的電阻差值，使整個(gè)面板上電阻

22、分布更均勻，設(shè)計(jì)之字形走線。PLG 走線除了 Fan out布線以外，周邊其他的引線統(tǒng)稱為PLG走線.在面板周邊環(huán)繞像素陣列，盡可能均勻地分布很寬的共電極電源布線，以降低 電阻。在掃描線與數(shù)據(jù)線聚縮布線的外側(cè)，加上幾條共電極電源布線與連接端子。ESD 設(shè)計(jì)TFT LCD制程過程中，必然產(chǎn)生靜電，當(dāng)靜電累積到一定程度，會產(chǎn)生很大的 電壓差,使得累積的電荷具有足夠的能量離開原來的位置與極性相反的電荷中和，電 荷移動現(xiàn)象在很短的時(shí)間內(nèi)完成,過程中產(chǎn)生很大的電流，讓累積的電荷流失，使得 電壓差很快地降低。這樣的放電過程破壞力很大，為了避免這種破壞，故需要ESD設(shè) 計(jì)。ESD電路結(jié)構(gòu)一般采用：TFT的柵

23、極與源極相接，即形成一個(gè)二段的TFT diode 元件，再把TFT diode元件并聯(lián)，構(gòu)成短路環(huán)。ESD電路中的TFT等效電阻，需要保證在正常信號時(shí),要保證TFT不工作，正常 信號不會損失;在有靜電電壓時(shí)，TFT工作，盡快把靜電電壓傳輸?shù)蕉搪翻h(huán)上，避免 靜電破壞。故ESD中TFT等效電阻設(shè)計(jì)尤為重要，即TFT的W/L設(shè)計(jì)尤為重要.根據(jù)Panel尺寸，分辨率，初步確定ESD TFT W/L，使用Spice模擬軟件，建立 ESD電路模型，模擬ESD電路的放電情況與保持情況，分析模擬結(jié)果，確認(rèn)設(shè)計(jì)是否 可以達(dá)成目標(biāo),如果到不到目標(biāo),判斷影響因子，修改設(shè)計(jì)。Test keys（1）CD測試鍵這個(gè)測試鍵的目的，是監(jiān)測所設(shè)計(jì)的pattern，在各層制程的曝光與刻蝕之后， 與原來的設(shè)計(jì)值有多少誤差，特別是在所設(shè)計(jì)的pattern尺寸很小的時(shí)候，這個(gè)誤差 就顯得很重要。（2）overlay 測試鍵 這個(gè)測試鍵的目的，是監(jiān)測所設(shè)計(jì)的相對疊合區(qū)域，在兩層制程的曝光和刻蝕之后，與原來的設(shè)計(jì)值有多少誤差。在兩層制程mask的pattern上設(shè)計(jì)成間距不同 的游標(biāo)尺（vernier），在計(jì)算對齊的標(biāo)記，即可得知對準(zhǔn)誤差，在水平方向和垂直 方向上都需要放置。（3）電性測試鍵這個(gè)測試鍵的目的，是監(jiān)測所設(shè)計(jì)的TFT元件特性，金屬布線的電