《數(shù)字邏輯設(shè)計(jì)》chap6課件

1、第 6 章 同步時(shí)序電路 【課前思考】【學(xué)習(xí)指南】6.1同步時(shí)序電路概述6.2同步時(shí)序電路的設(shè)計(jì)6.3狀態(tài)化簡(jiǎn)6.4同步時(shí)序電路中的競(jìng)爭(zhēng)和險(xiǎn)象6.5算法狀態(tài)機(jī)圖6.6解題示例【本章小結(jié)】2008.121第 6 章 同步時(shí)序電路 【課前思考】2008.16.1同步時(shí)序電路概述時(shí)序邏輯電路：時(shí)序電路的輸出不僅取決于當(dāng)前的輸入；還與當(dāng)前的狀態(tài)有關(guān)。當(dāng)前狀態(tài)由此前的狀態(tài)演變而來(lái)。同步時(shí)序電路：記憶元件由寄存器構(gòu)成。寄存器中各觸發(fā)器被同一個(gè)時(shí)鐘信號(hào) clock 驅(qū)動(dòng)。2008.1226.1同步時(shí)序電路概述2008.122時(shí)序電路的電路模型 2008.123時(shí)序電路的電路模型 2008.123時(shí)序電路的數(shù)

2、學(xué)模型： 有限狀態(tài)機(jī)（FSM）有限狀態(tài)機(jī)的狀態(tài)集合表示為： S(1 . p) = （s1, s2, si, sp） （6-1）將這p個(gè)狀態(tài)編碼，保存在狀態(tài)寄存器y（1.k）中： y（1.k）= （y1, y 2, y i, y k） （6-2）狀態(tài)個(gè)數(shù)p和寄存器長(zhǎng)度k之間必須滿足以下關(guān)系：組合邏輯電路產(chǎn)生激勵(lì)信號(hào)和輸出信號(hào)： Moore型 Mealy型 2008.124時(shí)序電路的數(shù)學(xué)模型： 有限狀態(tài)機(jī)（FSM）有限狀態(tài)機(jī)的狀態(tài)集有限狀態(tài)機(jī)的Moore模型Moore 模型的 輸出是且僅是當(dāng)前狀態(tài)的函數(shù)。2008.125有限狀態(tài)機(jī)的Moore模型Moore 模型的 輸出是且僅是當(dāng)有限狀態(tài)機(jī)的Mea

3、ly模型Mealy 模型的 輸出是當(dāng)前狀態(tài)和當(dāng)前輸入的函數(shù)。描述任何時(shí)序電路，既可以選用Moore模型，也可以選用Mealy模型2008.126有限狀態(tài)機(jī)的Mealy模型Mealy 模型的 輸出是當(dāng)前狀態(tài)6.2同步時(shí)序電路的設(shè)計(jì) 設(shè)計(jì)流程2008.1276.2同步時(shí)序電路的設(shè)計(jì) 設(shè)計(jì)流程2008.127例6.2 輸入信號(hào)值檢測(cè)器 復(fù)位信號(hào)reset = 0使檢測(cè)器進(jìn)入預(yù)期的初始 狀態(tài)； 時(shí)鐘信號(hào)clock的上升沿檢測(cè)輸入信號(hào)sin的值， 如果sin連續(xù)3次（3）被檢測(cè)為1， 則 輸出信號(hào)sout =1， 否則sout = 0。 模擬波形見后本例通過手工設(shè)計(jì)介紹基本概念2008.128例6.2

4、輸入信號(hào)值檢測(cè)器 復(fù)位信號(hào)reset = 0模擬波形可把下述模擬波形看作目標(biāo)電路應(yīng)實(shí)現(xiàn)的功能：2008.129模擬波形可把下述模擬波形看作目標(biāo)電路應(yīng)實(shí)現(xiàn)的功能：2008.檢測(cè)器的Moore型狀態(tài)遷移圖2008.1210檢測(cè)器的Moore型狀態(tài)遷移圖2008.1210檢測(cè)器的Moore型狀態(tài)遷移表 表6.22008.1211檢測(cè)器的Moore型狀態(tài)遷移表 檢測(cè)器的Mealy型狀態(tài)遷移圖同一個(gè)任務(wù)（檢測(cè)器） 可以用Moore模型； 也可以用Mealy模型對(duì)應(yīng)的狀態(tài)表留作練習(xí)2008.1212檢測(cè)器的Mealy型狀態(tài)遷移圖同一個(gè)任務(wù)（檢測(cè)器）對(duì)應(yīng)的狀態(tài)狀態(tài)分配（編碼）得到時(shí)序電路的最小化狀態(tài)表之后，

5、應(yīng)該給每個(gè)狀態(tài)分配一個(gè)二值代碼，使該二值代碼與狀態(tài)寄存器的狀態(tài)相對(duì)應(yīng)。狀態(tài)分配的要求：成本較低；避免險(xiǎn)象發(fā)生。成本較低 寄存器長(zhǎng)度 k 的選擇：如果優(yōu)先考慮寄存器的成本，則應(yīng)使寄存器的長(zhǎng)度 k 最短。在 k 最小的前提下進(jìn)行編碼，可能得到一個(gè)成本相對(duì)較低、但不一定是最低的方案。手工設(shè)計(jì)過于繁瑣，不可能做很多方案的比較。設(shè)狀態(tài)數(shù)為 n , 若滿足以下關(guān)系 則可以達(dá)到的 k 最小目的。本例選擇寄存器長(zhǎng)度最短的方案，由于n = 4，故 k = 2。2008.1213狀態(tài)分配（編碼）得到時(shí)序電路的最小化狀態(tài)表之后，應(yīng)該給每個(gè)狀狀態(tài)編碼狀態(tài)編碼：為避免險(xiǎn)象發(fā)生，本例采用格雷碼編碼：以編碼形式表示的狀態(tài)表

6、 ：2008.1214狀態(tài)編碼狀態(tài)編碼：2008.1214確定激勵(lì)函數(shù)和輸出函數(shù)選擇觸發(fā)器類型： D觸發(fā)器由狀態(tài)表導(dǎo)出激勵(lì)表 ：2008.1215確定激勵(lì)函數(shù)和輸出函數(shù)選擇觸發(fā)器類型： D觸發(fā)器2008.確定激勵(lì)函數(shù)和輸出函數(shù)（續(xù)）由激勵(lì)表導(dǎo)出激勵(lì)函數(shù)和輸出函數(shù) ：2008.1216確定激勵(lì)函數(shù)和輸出函數(shù)（續(xù)）由激勵(lì)表導(dǎo)出激勵(lì)函數(shù)和輸出函數(shù) 檢測(cè)器原理圖 由激勵(lì)函數(shù)和輸出函數(shù)導(dǎo)出原理圖：2008.1217檢測(cè)器原理圖 由激勵(lì)函數(shù)和輸出函數(shù)導(dǎo)出原理圖：2008.12用VHDL和EDA工具進(jìn)行設(shè)計(jì)根據(jù)狀態(tài)表（表6.2）寫出VHDL代碼： 2008.1218用VHDL和EDA工具進(jìn)行設(shè)計(jì)根據(jù)狀態(tài)表（

7、表6.2）寫出VHVHDL代碼（續(xù)）2008.1219VHDL代碼（續(xù)）2008.1219VHDL代碼提交Quartus編譯 模擬 模擬波形圖： 波形圖與預(yù)期相符 2008.1220VHDL代碼提交Quartus編譯 模擬6.3狀態(tài)化簡(jiǎn)任務(wù)：消除冗余狀態(tài)，使?fàn)顟B(tài)總數(shù)最小或接近最小，降低電路造價(jià)。類型：完全規(guī)定的有限狀態(tài)機(jī)和不完全規(guī)定的有限狀態(tài)機(jī)。狀態(tài)表中，若次態(tài)欄中存在不確定的取值（用表示）或輸出欄中存在不確定的取值（用d表示），則稱該有限狀態(tài)機(jī)為不完全規(guī)定的有限狀態(tài)機(jī)；否則，是完全規(guī)定的有限狀態(tài)機(jī)。完全規(guī)定的有限狀態(tài)機(jī)可看作不完全規(guī)定的有限狀態(tài)機(jī)的一種特殊情況適合于不完全規(guī)定的有限狀態(tài)機(jī)的狀

8、態(tài)化簡(jiǎn)算法必然也適合于完全規(guī)定的有限狀態(tài)機(jī)；反之則不然。表6.6是一個(gè)不完全規(guī)定有限狀態(tài)機(jī)的實(shí)例。2008.12216.3狀態(tài)化簡(jiǎn)任務(wù)：消除冗余狀態(tài)，使?fàn)顟B(tài)總數(shù)最小或接近最小狀態(tài)化簡(jiǎn)（續(xù)）不完全規(guī)定有限狀態(tài)機(jī)的實(shí)例：2008.1222狀態(tài)化簡(jiǎn)（續(xù)）不完全規(guī)定有限狀態(tài)機(jī)的實(shí)例：2008.1222不完全規(guī)定的FSM的狀態(tài)化簡(jiǎn)定義6.1 滿足下述條件的2個(gè)狀態(tài)稱為相容狀態(tài)對(duì)：輸出一致：2個(gè)狀態(tài)的輸出在有明確規(guī)定的地方取值相同。次態(tài)相容：對(duì)于輸入信號(hào)取值的任一組合，這2個(gè)狀態(tài)的次態(tài)相容。定義6.2 若狀態(tài)集合S中任意2個(gè)狀態(tài)對(duì)都是相容狀態(tài)對(duì)，則S是一個(gè)相容類，可以合并為一個(gè)狀態(tài)。例 6.3 對(duì)表6.6

9、所示狀態(tài)表進(jìn)行化簡(jiǎn)：2008.1223不完全規(guī)定的FSM的狀態(tài)化簡(jiǎn)2008.1223狀態(tài)化簡(jiǎn)實(shí)例（例6.3續(xù)） 尋找相容狀態(tài)對(duì)思路：把不相容狀態(tài)對(duì)排除之后，剩余的必然都是相容狀態(tài)對(duì)。Step1 創(chuàng)建一個(gè)隱含表, 表示狀態(tài)對(duì)的全集合: 把所有狀態(tài)（s1, s2, s3, s4, s5）按序排列;水平方向:自左向右地安排每一個(gè)狀態(tài)但缺少最后一個(gè)狀態(tài)（本例缺少s5）；垂直方向: 自上向下地安排每一個(gè)狀態(tài)但缺少第1個(gè)狀態(tài)（本例缺少s1）。2008.1224狀態(tài)化簡(jiǎn)實(shí)例（例6.3續(xù)） 尋找相容狀態(tài)對(duì)思路：把不相容狀態(tài)化簡(jiǎn)實(shí)例（例6.3續(xù)） 尋找相容狀態(tài)對(duì)Step2 依據(jù)狀態(tài)表查找輸出不一致的狀態(tài)對(duì)：本例

10、有2個(gè)輸出不一致的狀態(tài)對(duì)（s2, s5）和（s3, s5），對(duì)應(yīng)的方格中填入“”，標(biāo)記其為不相容狀態(tài)對(duì)。2008.1225狀態(tài)化簡(jiǎn)實(shí)例（例6.3續(xù)） 尋找相容狀態(tài)對(duì)Step2 狀態(tài)化簡(jiǎn)實(shí)例（例6.3續(xù)） 尋找相容狀態(tài)對(duì)Step3 依據(jù)狀態(tài)表查找次態(tài)不相容的狀態(tài)對(duì)：隱含表中沒有標(biāo)記“”的方格屬于可能相容、也可能不相容的狀態(tài)對(duì)。對(duì)于沒有 “”的方格，若存在某一輸入組合使其次態(tài)落入帶有標(biāo)記“”的方格中，則它屬于次態(tài)不相容的狀態(tài)對(duì)。在該方格中填入“”。Step4 若step3發(fā)現(xiàn)了新的不相容狀態(tài)對(duì)，轉(zhuǎn)step3 繼續(xù)查找；否則，隱含表中沒有標(biāo)記“”的每一個(gè)方格都代表一個(gè)相容狀態(tài)對(duì)，轉(zhuǎn)step5。 本例

11、（s2, s4）次態(tài)不相容！2008.1226狀態(tài)化簡(jiǎn)實(shí)例（例6.3續(xù)） 尋找相容狀態(tài)對(duì)Step3 狀態(tài)化簡(jiǎn)實(shí)例（例6.3續(xù)） 合并相容類Step5 相容狀態(tài)對(duì)之間用一條線相連 ，構(gòu)成相容圖。任意兩個(gè)狀態(tài)之間都有連線的狀態(tài)構(gòu)成一個(gè)相容類。 盡量把規(guī)模較大的相容類合并為一個(gè)新的狀態(tài)，使?fàn)顟B(tài)總數(shù)最少。每個(gè)狀態(tài)必須屬于且僅屬于一個(gè)相容類。單獨(dú)一個(gè)狀態(tài)也可以認(rèn)為是相容類的一個(gè)特例。 2008.1227狀態(tài)化簡(jiǎn)實(shí)例（例6.3續(xù)） 合并相容類Step5 相狀態(tài)化簡(jiǎn)實(shí)例（例6.3續(xù)）Step6 閉合性檢查：原始狀態(tài)表（表6.6）中的每一個(gè)狀態(tài)屬于且僅屬于一個(gè)相容類。在輸入信號(hào)取值的每一種組合的情況下，原始狀

12、態(tài)表（表6.6）中的每一個(gè)狀態(tài)的次態(tài)都落入一個(gè)且僅落入某一個(gè)相容類中。 簡(jiǎn)化的狀態(tài)表：2008.1228狀態(tài)化簡(jiǎn)實(shí)例（例6.3續(xù)）Step6 閉合性檢查：2006.4 同步時(shí)序電路中的競(jìng)爭(zhēng)和險(xiǎn)象同步時(shí)序電路由寄存器和組合邏輯電路構(gòu)成，組合邏輯電路中的競(jìng)爭(zhēng)和險(xiǎn)象（見3.5節(jié)）在這里都會(huì)發(fā)生；本節(jié)重點(diǎn)探討狀態(tài)變遷序列與險(xiǎn)象的關(guān)系。2008.12296.4 同步時(shí)序電路中的競(jìng)爭(zhēng)和險(xiǎn)象同步時(shí)序電路由寄存器和例6.4 一個(gè)引發(fā)險(xiǎn)象的同步時(shí)序電路2008.1230例6.4 一個(gè)引發(fā)險(xiǎn)象的同步時(shí)序電路2008.1230例6.4 險(xiǎn)象分析設(shè) Dff2 和 Dff1 的現(xiàn)態(tài)為01，當(dāng)clock時(shí)，經(jīng)過少許延遲，

13、將變?yōu)?0若t1 =t2 =t3 =t4 =t5 =t6 =t7 =t8 則與門輸入端的感受到的狀態(tài)變遷也是01 10，無(wú)險(xiǎn)象發(fā)生。否則，與門輸入端感受到如下情況：01 00 （短暫） 10：這種情況下信號(hào)st0處可能發(fā)生正尖峰的“毛刺”； 01 11 （短暫） 10：這種情況下信號(hào)st3處可能發(fā)生正尖峰的“毛刺” 防止險(xiǎn)象發(fā)生的措施：計(jì)數(shù)序列必須保證相鄰2個(gè)狀態(tài)的編碼不允許2位或2位以上同時(shí)發(fā)生變化。 “海明距離（Hamming distance）” 的概念2008.1231例6.4 險(xiǎn)象分析2008.1231例6.4 險(xiǎn)象分析（續(xù)）定義6.3 2個(gè)位串中取值不同的位數(shù)稱為位串之間的海明距離

14、。例如位串0110和0111之間的海明距離為1；而位串0010和0111之間的海明距離為2。為防止險(xiǎn)象的發(fā)生，可采用格雷碼編碼（其海明距離為1 ）。若采用格雷碼編碼，則本例的計(jì)數(shù)序列為 ：由于2個(gè)相鄰狀態(tài)的編碼的海明距離為1，譯碼器的輸出不會(huì)出現(xiàn)非預(yù)期的“毛刺”。2008.1232例6.4 險(xiǎn)象分析（續(xù)）定義6.3 2個(gè)位串中取值不同例6.4 防止險(xiǎn)象發(fā)生的措施措施之一： 計(jì)數(shù)器采用格雷碼編碼 譯碼器的與門輸入不會(huì)有兩個(gè)或兩個(gè)以上信號(hào)同時(shí)發(fā)生變化 無(wú)險(xiǎn)象發(fā)生。措施之一： 計(jì)數(shù)器采用1熱態(tài)位編碼，不再需要譯碼器，直接把觸發(fā)器的輸出作為整個(gè)電路的輸出 無(wú)險(xiǎn)象發(fā)生。2008.1233例6.4 防止險(xiǎn)

15、象發(fā)生的措施措施之一： 計(jì)數(shù)器采用格雷在VHDL描述中指定狀態(tài)編碼（例）2008.1234在VHDL描述中指定狀態(tài)編碼（例）2008.12346.5算法狀態(tài)機(jī)圖（ASM圖） 有限狀態(tài)機(jī)（FSM）也稱作算法狀態(tài)機(jī)（algorithmic state machine, ASM） ASM圖和狀態(tài)圖相比，更適合于描述規(guī)模較大的同步時(shí)序電路。ASM圖中的元素 ：2008.12356.5算法狀態(tài)機(jī)圖（ASM圖） 有限狀態(tài)機(jī)（FSM）也稱作檢測(cè)器（例6.2）的Moore型描述 狀態(tài)圖ASM圖2008.1236檢測(cè)器（例6.2）的Moore型描述 狀態(tài)圖ASM圖2008檢測(cè)器（例6.2）的Mealy型描述狀態(tài)

16、圖ASM圖2008.1237檢測(cè)器（例6.2）的Mealy型描述狀態(tài)圖ASM圖2008.6.6解題示例例 6.7 設(shè)計(jì)一個(gè)產(chǎn)生6個(gè)節(jié)拍 的節(jié)拍發(fā)生器。輸入信號(hào)：異步清零信號(hào)reset：reset = 0時(shí)，強(qiáng)制進(jìn)入初始狀態(tài)st0；時(shí)鐘信號(hào)clock：激勵(lì)節(jié)拍發(fā)生器發(fā)生狀態(tài)轉(zhuǎn)換。輸出信號(hào)：Q(0), Q(1), Q(2), Q(3), Q(4), Q(5)依次出現(xiàn)高電平，且高電平的持續(xù)期與時(shí)鐘周期相同。 2008.12386.6解題示例例 6.7 設(shè)計(jì)一個(gè)產(chǎn)生6個(gè)節(jié)拍2008.解題示例 例 6.7 續(xù) 狀態(tài)圖（Moore型）狀態(tài)編碼（海明距離 = 1）2008.1239解題示例 例 6.7 續(xù)

17、狀態(tài)圖（Moore型）2008解題示例 例 6.7 續(xù) 以狀態(tài)編碼形式表示的狀態(tài)表 2008.1240解題示例 例 6.7 續(xù) 以狀態(tài)編碼形式表示的狀態(tài)表 2解題示例 例 6.7 續(xù) 狀態(tài)表 VHDL代碼 2008.1241解題示例 例 6.7 續(xù) 狀態(tài)表 VHDL代解題示例 例 6.7 續(xù) 狀態(tài)表 VHDL代碼 2008.1242解題示例 例 6.7 續(xù) 狀態(tài)表 VHDL代解題示例 例 6.7 續(xù) 狀態(tài)表 VHDL代碼 2008.1243解題示例 例 6.7 續(xù) 狀態(tài)表 VHDL代解題示例 例 6.7 續(xù) 提交Quartus 模擬波形 波形與預(yù)期相符2008.1244解題示例 例 6.7 續(xù)

18、 提交Quartus 解題示例 例 6.8 將例 6.7 的設(shè)計(jì)要求做如下修改：刪除復(fù)位信號(hào)reset；增加自復(fù)位功能：無(wú)論什么原因（例如初始加電或干擾）使電路進(jìn)入非指定狀態(tài)，電路都有能力自動(dòng)恢復(fù)到正常工作狀態(tài)。 建立符合題意的狀態(tài)表（表6.10）：2008.1245解題示例 例 6.8 將例 6.7 的設(shè)計(jì)要求做如下修改解題示例 例 6.8 續(xù) 狀態(tài)表 VHDL代碼 2008.1246解題示例 例 6.8 續(xù) 狀態(tài)表 VHDL代解題示例 例 6.8 續(xù) 狀態(tài)表 VHDL代碼 2008.1247解題示例 例 6.8 續(xù) 狀態(tài)表 VHDL代解題示例 例 6.8 續(xù) 狀態(tài)表 VHDL代碼 2008

19、.1248解題示例 例 6.8 續(xù) 狀態(tài)表 VHDL代解題示例 例 6.8續(xù) 提交Quartus 模擬波形波形與預(yù)期相符2008.1249解題示例 例 6.8續(xù) 提交Quartus 解題示例 例 6.9設(shè)計(jì)一個(gè) 8 位計(jì)時(shí)器 Timer：（1）reset：異步清零信號(hào)， 低電平有效， 具有最高的優(yōu)先級(jí)。 Reset = 0使輸出信號(hào)ring = 0。（2）clock：同步時(shí)鐘，正跳變觸發(fā)。（3）start：計(jì)時(shí)器啟動(dòng)信號(hào)。（4）ring：控制鈴響的輸出信號(hào)，高電平有效。 ring = 1的持續(xù)期為8，超過此持續(xù)期后自動(dòng)歸 0。2008.1250解題示例 例 6.9設(shè)計(jì)一個(gè) 8 位計(jì)時(shí)器 Timer：計(jì)時(shí)器Timer的時(shí)序關(guān)系2008.1251計(jì)時(shí)器Timer的時(shí)序關(guān)系2008.1251Timer目標(biāo)電路的分解 解：2008.1252Timer目標(biāo)電路的分解 解：2008.1252Timer的ASM圖 2008.1253Timer的ASM圖 2008.1253Timer的狀態(tài)表 2008.1254Timer的狀態(tài)表 2008.1254Timer的VHDL代碼2008.1255T