FPGA教學(xué)課件：FPGA基礎(chǔ)（一）

近期工作內(nèi)容：1.完成了ECCE論文的撰寫與投稿2.研究適用于實時仿真的矩陣存儲與系統(tǒng)分析方法下一階段主要工作：1.撰寫STATCOM實時仿真的regular文章2.分析總結(jié)實時仿真的實現(xiàn)方法FPGA基礎(chǔ)(一)2022/10/21報告內(nèi)容可編程邏輯器件FPGA設(shè)計開發(fā)FPGA基本結(jié)構(gòu)小結(jié)2022/10/21數(shù)字系統(tǒng)實現(xiàn)數(shù)字系統(tǒng)的實現(xiàn)通常有以下幾種方式：1.微處理器：包括CPU，DSP等，軟件編程，靈活性高，硬件效率低下；2.ASIC，專用集成電路，硬件效率高，可靠性強(qiáng)，靈活性低，研發(fā)成本高，周期長；2022/10/21可編程邏輯器件(PLD)取兩者之長，既能實現(xiàn)軟件編程、設(shè)計，又能取得較好的硬件性能，因此取得了長足的發(fā)展；早期的可編程器件有可編程只讀存儲器(PROM)，紫外線擦除只讀存儲器(EPROM)和電擦除只讀存儲器(EEPROM)，集成度不高，只能完成簡單的數(shù)字邏輯功能；可編程邏輯器件PROM2022/10/21之后出現(xiàn)了可編程邏輯陣列(PLA)，可編程陣列邏輯(PAL)，通用陣列邏輯(GAL)等通常意義上的可編程邏輯器件；特點：1、電路結(jié)構(gòu)較為復(fù)雜2、與或陣列實現(xiàn)邏輯功能3、替代固定功能邏輯芯片，不能實現(xiàn)大規(guī)模數(shù)字系統(tǒng)設(shè)計PLAPALGAL可編程邏輯器件2022/10/21對于大規(guī)模數(shù)字電路系統(tǒng)，發(fā)展出了復(fù)雜可編程邏輯器件(CPLD)和現(xiàn)場可編程門陣列(FPGA)，它們是作為ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點，上至CPU，下至74電路，都能用FPGA/CPLD來實現(xiàn)。CPLD與FPGACPLDFPGA2022/10/21CPLD和FPGA的區(qū)別：1、CPLD適合組合邏輯，F(xiàn)PGA適用于時序邏輯2、CPLD修改內(nèi)聯(lián)電路邏輯功能，F(xiàn)PGA修改內(nèi)部連線來編程3、FPGA集成度更高，具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)4、CPLD具有掉電不失性，不需外部存儲芯片，F(xiàn)PGA需要5、CPLD安全性更高，功耗更大CPLD和FPGA區(qū)別2022/10/21FPGA按照其結(jié)構(gòu)特點和實現(xiàn)機(jī)理主要分為三種：1)基于SRAM技術(shù)，2)基于反熔絲技術(shù)，和3)基于FLASH技術(shù)FPGA基本類型基于SRAM技術(shù)的FPGA最早出現(xiàn)，發(fā)展最快，市面上絕大多數(shù)的FPGA都是這種類型。SRAM反熔絲FLASH2022/10/21基于SRAM的查找表是FPGA的基本實現(xiàn)單元，編譯器將代碼翻譯成硬件邏輯，并將所有可能組合預(yù)先存儲起來FPGA實現(xiàn)原理2022/10/21可編程邏輯器件FPGA設(shè)計開發(fā)FPGA基本結(jié)構(gòu)小結(jié)2022/10/21FPGA基本結(jié)構(gòu)目前主要的FPGA生產(chǎn)廠商為Altera和Xilinx，兩者各有自己的技術(shù)優(yōu)勢，不相伯仲，實驗室主要使用的是Altera系列。AlteraStratixIII結(jié)構(gòu)圖2022/10/21FPGA基本結(jié)構(gòu)Altera的FPGA最小單元為LogicElement(LE)，Xilinx的為LogicCell(LC)，基本結(jié)構(gòu)都是一個查找表加一個寄存器，而在Stratix系列中，最小單元為ALMLE結(jié)構(gòu)圖ALM結(jié)構(gòu)簡圖2022/10/21FPGA基本結(jié)構(gòu)FPGA中其他一些基礎(chǔ)模塊，包括Memory，DSP塊，PLL，IOE，通常來說只要知道基本功能即可，特殊要求下需要進(jìn)行詳細(xì)配置使用雙口RAMDSP塊PLL2022/10/21可編程邏輯器件FPGA設(shè)計開發(fā)FPGA基本結(jié)構(gòu)小結(jié)FPGA開發(fā)流程功能仿真邏輯綜合前仿真布局布線后仿真設(shè)計定義設(shè)計輸入Fail邏輯仿真器邏輯綜合器邏輯仿真器FPGA廠家工具邏輯仿真器Fail靜態(tài)時序分析STAPassPass板上調(diào)試邏輯信號分析儀FailPass下載FPGA設(shè)計輸入FPGA設(shè)計輸入主要分為兩種：1、文本輸入方式，包括通用硬件描述語言VHDL，Verilog以及相關(guān)的專用硬件描述語言AHDL2、圖形輸入方式，包括開發(fā)軟件庫中的基本邏輯器件以及第三方軟件如MATLAB的HDLCoderVerilog原理圖Simulink/Xilinx框圖FPGA設(shè)計輸入文本輸入方式功能強(qiáng)大但編程、調(diào)試?yán)щy，模塊功能特性取決于編程風(fēng)格，適用于大型系統(tǒng)圖形輸入方式直觀易懂，編程簡單，但取決于原理圖庫中包含的基本元件，適用于小型系統(tǒng)兩種方式可以搭配使用，但要注意源文件的管理Verilog基礎(chǔ)VerilogHDL在語法結(jié)構(gòu)等方面和C類似，比較容易上手1、變量定義：常用的主要是三種,reg,wire,parameter。reg雖然是寄存器類型，但不意味著它就是寄存器，需要看你具體的工程設(shè)計，只有reg型才能在進(jìn)程塊中被賦值，輸出可以被定義為reg型，輸入不能；wire型用于線網(wǎng)數(shù)據(jù)的賦值，一般用于assign語句以及模塊例化的輸出；parameter用于定義常數(shù)變量。2、操作符：與C語言類似，有算術(shù)、關(guān)系、邏輯等操作符，具體可查閱Verilog參考文獻(xiàn)3、過程結(jié)構(gòu)：分為initial和always兩種，前者只執(zhí)行一次，應(yīng)用于仿真，后者滿足條件時反復(fù)執(zhí)行。always語句括號中的為敏感變量列表，按其類型分為時序邏輯和組合邏輯，響應(yīng)時鐘信號的為時序邏輯，響應(yīng)電平信號的為組合邏輯。4、賦值語句：主要分為阻塞賦值和非阻塞賦值，阻塞賦值用‘=’代表該語句執(zhí)行的時候，其后的語句沒有執(zhí)行，非阻塞賦值用‘<=’，代表該語句執(zhí)行的時候不影響其余語句的執(zhí)行，一般時序邏輯中用非阻塞賦值，組合邏輯中用阻塞賦值，在不影響功能的情況下，可以都是用非阻塞