組合邏輯電路課件

第四章

組合邏輯電路重難點(diǎn)：組合邏輯電路（芯片）的分析與設(shè)計(jì)4.1組合邏輯電路的分析與設(shè)計(jì)

4.4譯碼器

4.2組合邏輯電路的競(jìng)爭(zhēng)冒險(xiǎn)

4.3編碼器

4.6加法器4.5數(shù)據(jù)分配器與數(shù)據(jù)選擇器4.7數(shù)值比較器第四章

組合邏輯電路重難點(diǎn)：4.1組合邏輯電路的分14.1組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路的一般框圖在任何時(shí)刻，輸出狀態(tài)只取決于同一時(shí)刻各輸入狀態(tài)的組合，而與先前狀態(tài)無(wú)關(guān)的邏輯電路稱(chēng)為組合邏輯電路。它可用如下的邏輯函數(shù)來(lái)描述，即： Fi=fi(A1，A2，…，An)(i=1，2，…，m)， 式中A1，A2，…，An為輸入變量。組合邏輯電路的特點(diǎn)：（1）輸出與輸入之間沒(méi)有反饋延遲通路；（2）電路中不含記憶元件。4.1組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路的一般框圖2一.組合邏輯電路的分析

組合邏輯電路的分析是對(duì)已知的邏輯電路用邏輯代數(shù)的原理加以解析，以判斷其邏輯功能或提出改進(jìn)方案。分析一般分為以下步驟:(1)從已知的邏輯電路寫(xiě)出邏輯表達(dá)式。(2)運(yùn)用邏輯代數(shù)變換和化簡(jiǎn)。(3)列出真值表。(4)根據(jù)真值表進(jìn)行邏輯分析與改進(jìn)。下面通過(guò)實(shí)例具體說(shuō)明分析過(guò)程：一.組合邏輯電路的分析組合邏輯電路的分析3例1分析右圖的邏輯電路。解：1）列出表達(dá)式2）變換或化簡(jiǎn)電路實(shí)現(xiàn)對(duì)A、B的異或運(yùn)算。T1=T2=T3=F=F=A+B3）真值表ABF000011101110例1分析右圖的邏輯電路。解：2）變換或化簡(jiǎn)電路實(shí)4例2分析右圖的邏輯電路。解：1）列出表達(dá)式2）變換或化簡(jiǎn)3）真值表F=A+ABC+C=(A+C)+ABC=A+C+ABC=A+C=ABCABCABCCA·ACF&&&4）改進(jìn)電路ABCF&&&&ABCAABCABCC電路實(shí)現(xiàn)對(duì)A、C的或運(yùn)算。例2分析右圖的邏輯電路。解：2）變換或化簡(jiǎn)3）真值表5例3分析右圖中的邏輯電路111111真值表變換化簡(jiǎn)F=A+B+C=A()+B()+C()=AB+AC+AB+BC+AC+BCABCCABCBABCA··解:F=ABCF&&&&ABCAABCC&ABCB例3分析右圖中的邏輯電路111111真值表變換化簡(jiǎn)ABC6從真值表可看出，電路的邏輯功能為：輸入相同，輸出為0；輸入相異，輸出為1。從邏輯表達(dá)式看，化簡(jiǎn)后為最簡(jiǎn)與或函數(shù)式，但不是最簡(jiǎn)單的與非邏輯函數(shù)式?；?jiǎn)視實(shí)際情況而定。從真值表可看出，電路的邏輯功能為：輸7二組合邏輯電路的設(shè)計(jì)原理性邏輯設(shè)計(jì)的一般步驟如下：(1)分析設(shè)計(jì)任務(wù)，確定輸入、輸出變量，找到輸出與輸入之間的因果關(guān)系，列出真值表；

(2)根據(jù)真值表寫(xiě)出邏輯表達(dá)式,(3)化簡(jiǎn)變換邏輯表達(dá)式，從而畫(huà)出邏輯圖。

例1設(shè)計(jì)一個(gè)有三個(gè)輸入變量ABC的奇偶校正電路。輸入量1的個(gè)數(shù)為奇數(shù)時(shí)，輸出F為1；輸入量1的個(gè)數(shù)為偶數(shù)時(shí)，輸出F為0。解：1）列真值表真值表2）寫(xiě)出表達(dá)式二組合邏輯電路的設(shè)計(jì)原理性邏輯設(shè)計(jì)的一般步驟如下：例183）化簡(jiǎn)變換、畫(huà)出邏輯電路ABC1=1=F邏輯電路3）化簡(jiǎn)變換、畫(huà)出邏輯電路ABC1=1=F邏輯電路9例2設(shè)三臺(tái)電動(dòng)機(jī)A、B、C，要求(1)A開(kāi)機(jī)則B也開(kāi)機(jī)；(2)B開(kāi)機(jī)則C也開(kāi)機(jī)。如果不滿(mǎn)足上述條件，即發(fā)生報(bào)警。試寫(xiě)出報(bào)警信號(hào)邏輯表達(dá)式，并用與非門(mén)實(shí)現(xiàn)。真值表解:設(shè)輸出變量F報(bào)警為1，輸入變量ABC開(kāi)機(jī)為1。邏輯表達(dá)式及化簡(jiǎn)變換邏輯電路ACF&&&&&B例2設(shè)三臺(tái)電動(dòng)機(jī)A、B、C，要求(1)A開(kāi)機(jī)則B也開(kāi)機(jī)；10例3試設(shè)計(jì)一個(gè)三人表決電路，多數(shù)人同意，提案通過(guò)，否則提案不通過(guò)。BCA00011110011111真值表解：設(shè)輸出變量F，提案通過(guò)為1，輸入變量A、B、C，表決同意為1。ABCF00000010010001111000101111011111=BC+AC+AB邏輯表達(dá)式及化簡(jiǎn)變換邏輯電路最簡(jiǎn)的邏輯表達(dá)式用一定規(guī)格的集成器件實(shí)現(xiàn)時(shí)，其電路結(jié)構(gòu)不一定是最簡(jiǎn)單和最經(jīng)濟(jì)的，這是工程設(shè)計(jì)與原理設(shè)計(jì)的不同之處。例3試設(shè)計(jì)一個(gè)三人表決電路，多數(shù)人同意，提案通過(guò)，否則11課堂練習(xí)1：下圖為兩地控制一盞燈的電路。A、B為單刀雙擲開(kāi)關(guān)，裝在兩地。設(shè)F=1為燈亮，開(kāi)關(guān)向上，A=1、B=1。試寫(xiě)出燈亮的邏輯式。真值表解:課堂練習(xí)1：下圖為兩地控制一盞燈的電路。A、B為單刀雙擲開(kāi)關(guān)12解:××××××課堂練習(xí)2：設(shè)計(jì)一個(gè)8421BCD碼的檢碼電路，要求當(dāng)輸入量DCBA≤2，或>7時(shí)，電路輸出F為高電平，試用最少的2輸入與非門(mén)設(shè)計(jì)該電路。真值表ACF&&B&&解:××××課堂練習(xí)2：設(shè)計(jì)一個(gè)842113課堂練習(xí)3：舉重比賽有三個(gè)裁判員A、B、C，另外有一個(gè)主裁判D。A、B、C裁判認(rèn)為合格時(shí)為一票,D裁判認(rèn)為合格時(shí)為二票。多數(shù)通過(guò)時(shí)輸出F=1。試用與非門(mén)設(shè)計(jì)多數(shù)通過(guò)的表決電路。解:真值表11××1×1×1××1×1

1

1FABCD&&&&&課堂練習(xí)3：舉重比賽有三個(gè)裁判員A、B、C，另外有一個(gè)主裁判14前面分析組合邏輯電路時(shí)，都沒(méi)有考慮門(mén)電路的延遲時(shí)間對(duì)電路產(chǎn)生的影響。實(shí)際上，從信號(hào)輸入到輸出的過(guò)程中，不同通路上門(mén)的級(jí)數(shù)不同，或者門(mén)電路平均延遲時(shí)間的差異，使信號(hào)從輸入經(jīng)不同通路傳輸?shù)捷敵黾?jí)的時(shí)間不同。由于這個(gè)原因，可能會(huì)使邏輯電路產(chǎn)生錯(cuò)誤輸出。通常把這種現(xiàn)象稱(chēng)為競(jìng)爭(zhēng)冒險(xiǎn)。4.2組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)前面分析組合邏輯電路時(shí)，都沒(méi)有考慮門(mén)電路的延遲時(shí)間對(duì)電路產(chǎn)生15一.產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因與門(mén)G2的2個(gè)輸入信號(hào)ā和A在不同的時(shí)刻到達(dá)的現(xiàn)象，通常稱(chēng)為競(jìng)爭(zhēng)，由此而產(chǎn)生輸出干擾脈沖的現(xiàn)象稱(chēng)為冒險(xiǎn)。由以上分析可知，當(dāng)電路中存在由非門(mén)產(chǎn)生的互補(bǔ)信號(hào)，且在互補(bǔ)信號(hào)的狀態(tài)發(fā)生變化時(shí)就可能出現(xiàn)冒險(xiǎn)現(xiàn)象，這是產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因之一。ā滯后AāA一.產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因與門(mén)G2的2個(gè)輸入信號(hào)ā和A在不16例如：邏輯電路如圖所示電路輸出邏輯表達(dá)式為F=AC+Bā，當(dāng)C和B都為1時(shí)，F(xiàn)=A+ā=1與A的狀態(tài)無(wú)關(guān)

。但是，在A由1變0時(shí)，ā由0變1有一延遲時(shí)間，在這個(gè)時(shí)間間隔內(nèi)，G2和G3的輸出AC和Bā同時(shí)為0，因而使輸出出現(xiàn)一負(fù)跳變的窄脈沖，即冒險(xiǎn)現(xiàn)象。

工作波形圖

例如：邏輯電路如圖所示電路輸出邏輯表達(dá)式為F=AC+Bā，17二.競(jìng)爭(zhēng)冒險(xiǎn)的消除

1.增加乘積項(xiàng)，消掉互補(bǔ)變量例如，F(xiàn)=AB+āC，在B=C=1時(shí)F=A+ā會(huì)產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)?？梢栽诒磉_(dá)式中增BC項(xiàng)，即F=AB+āC+BC不改變邏輯關(guān)系，但加入BC項(xiàng)之后，在B=C=l時(shí)F=A+ā+1·1=1，通過(guò)BC項(xiàng)屏蔽了競(jìng)爭(zhēng)冒險(xiǎn)。2.加濾波電容由于競(jìng)爭(zhēng)冒險(xiǎn)的尖脈沖都是窄脈沖，可以在輸出端接上幾百微微法的濾波電容，就可以消除冒險(xiǎn)脈沖。二.競(jìng)爭(zhēng)冒險(xiǎn)的消除1.增加乘積項(xiàng)，消掉互補(bǔ)變量184.3編碼器將若干個(gè)0和1按一定規(guī)律編排成二進(jìn)制代碼，稱(chēng)為編碼。完成編碼工作的電路稱(chēng)為編碼器。特點(diǎn)：1）編碼器有若干個(gè)輸入，在某一時(shí)刻只有一個(gè)輸入信號(hào)有效，被轉(zhuǎn)換為二進(jìn)制代碼。該信號(hào)取值與其它輸入信號(hào)不同，若為1稱(chēng)高電平輸入有效，否則稱(chēng)低電平輸入有效。2）編碼器輸出為二進(jìn)制代碼。若輸出代碼按有效輸入端下標(biāo)所對(duì)應(yīng)的二進(jìn)制編碼輸出，這種情況稱(chēng)為輸出高電平有效；若輸出代碼按有效輸入端下標(biāo)所對(duì)應(yīng)的二進(jìn)制編碼的反碼輸出，這種情況稱(chēng)為輸出低電平有效。4.3編碼器將若干個(gè)0和1按一定規(guī)律編排成二進(jìn)制代碼，19由功能表可知：編碼器有4個(gè)輸入信號(hào)，高電平有效；2位二進(jìn)制代碼輸出，高電平有效。邏輯表達(dá)式:Y1=ī0ī1I2ī3+ī0ī1ī2I3Y0=ī0I1ī2ī3+ī0ī1ī2I3輸入輸出I0I1I2I3Y1Y0100000010001001010000111功能表編碼器的工作原理

1.4線(xiàn)-2線(xiàn)編碼器由功能表可知：輸入輸出I0I1I2I3Y1Y0100000020邏輯電路值得注意：在邏輯圖中，當(dāng)I0I1I2I3=0000和I0I1I2I3=1000時(shí)，Y1Y0=00，前者輸出無(wú)效，而后者輸出有效，這兩種情況在實(shí)際中是必須加以區(qū)別的。

100000000001000011110010000001110000邏輯電路值得注意：在邏輯圖中，當(dāng)I0I1I2I3=00021改進(jìn)邏輯電路電路中增加一個(gè)輸出信號(hào)GS，稱(chēng)為控制使能標(biāo)志。輸入信號(hào)中只要存在有效電平，則GS=1，輸出代碼00為有效；只有I0～I(xiàn)3均為0時(shí)，GS=0，此時(shí)的輸出代碼00為無(wú)效代碼。

改進(jìn)邏輯電路電路中增加一個(gè)輸出信號(hào)GS，稱(chēng)為控制使能標(biāo)志224個(gè)輸入的優(yōu)先級(jí)別的高低次序依次為I3、I2、I1、I0。邏輯表達(dá)式為：Y1=I2ī3+I3Y0=I1ī2ī3+I3

由于有了無(wú)關(guān)項(xiàng)，邏輯表達(dá)式比前面介紹的非優(yōu)先編碼器簡(jiǎn)單些。

2.優(yōu)先編碼器上面討論的編碼器對(duì)輸入信號(hào)有一定的要求，即任何時(shí)刻輸入有效信號(hào)不能超過(guò)1個(gè)。當(dāng)同一時(shí)刻出現(xiàn)多個(gè)有效的輸入信號(hào)，會(huì)引起輸出混亂。為保證工作可靠,電路必須采用優(yōu)先編碼器，這種編碼器能按事先安排的輸入端優(yōu)先次序輸出代碼。輸入輸出I0I1I2I3Y1Y0100000×10001××1010×××1114線(xiàn)-2線(xiàn)優(yōu)先編碼器功能表

4個(gè)輸入的優(yōu)先級(jí)別的高低次序依次為I3、I2、I1、I023二.集成電路編碼器在集成器件應(yīng)用中，分析器件的工作原理應(yīng)從功能表入手。

1．8線(xiàn)-3線(xiàn)優(yōu)先編碼器74148功能表

輸入輸出EII0I1I2I3I4I5I6I7A2A1A0GSEO1××××××××11111011111111111100×××××××0000010××××××01001010×××××011010010××××0111011010×××01111100010××011111101010×01111111100100111111111101二.集成電路編碼器在集成器件應(yīng)用中，分析器件的工作原理應(yīng)24工作原理：(1)數(shù)據(jù)信號(hào)：輸入I7~I0低電平有效，優(yōu)先權(quán)遞減；輸出A2AlA0低電平有效。(2)控制信號(hào)（EI、GS、EO）：EI輸入使能端（片選信號(hào)）:=0允許編碼，=1禁止編碼。若EI=0，且有有效輸入信號(hào)，優(yōu)先編碼工作狀態(tài)標(biāo)志GS=0，表示A2AlA0為有效編碼。例：I5=0，其余為1，則A2AlA0=010，反碼ā2ālā0=101。若EI=0，且I7~I0全為1，則GS=1，表示A2AlA0為無(wú)效編碼，此時(shí)，輸出使能端EO=0（其它狀態(tài)均為1），表示有無(wú)效信號(hào)輸入。若EI=1，A2AlA0=111，GS=1，A2AlA0無(wú)效。GS編碼工作狀態(tài)標(biāo)志：=0編碼有效，=1編碼無(wú)效。EO輸出使能端：=0有無(wú)效信號(hào)輸入，=1有效信號(hào)輸入。工作原理：(1)數(shù)據(jù)信號(hào)：輸入I7~I0低電平有效，優(yōu)先權(quán)遞25(3)邏輯關(guān)系（利用輸出為0列表達(dá)式）利用A+āB=A+B和A+ā=1的關(guān)系化簡(jiǎn)

同理可得(3)邏輯關(guān)系（利用輸出為0列表達(dá)式）利用A+āB=A+B26(4)內(nèi)部邏輯電路&&&&&&&&&&&&&&≥1111111111111EOGS0A1A2A0I1I2I3I4I5I6I7IEI≥1≥1(4)內(nèi)部邏輯電路&&&&&&&&&&&&&&≥11111127圖中信號(hào)端有圓圈表示該信號(hào)是低電平有效，無(wú)圓圈表示該信號(hào)是高電平有效。利用EO信號(hào)，與另一片同樣器件的EI連接，可以組成多輸入端的優(yōu)先編碼器(5)74148編碼器的圖形符號(hào)及引腳圖圖中信號(hào)端有圓圈表示該信號(hào)是低電平有效，無(wú)圓圈表示該信號(hào)是高28對(duì)低位(Ⅰ)編碼，高位(Ⅱ)編碼無(wú)效，輸出DCBA在1111～1000之間變化，反碼為0000～0111。。低位(Ⅰ)禁止，高位(Ⅱ)編碼，輸出DCBA在0111～0000之間變化，反碼為1000～1111。(6)應(yīng)用舉例兩片74148組成16位輸入、4位二進(jìn)制碼輸出的優(yōu)先編碼器，芯片Ⅰ為低位，芯片Ⅱ?yàn)楦呶弧＿壿嬰娐?11(Ⅰ)(Ⅱ)均禁止編碼，GS=GSl·GS2=l，輸出無(wú)效。01111111011111000111111111110010111對(duì)低位(Ⅰ)編碼，高位(Ⅱ)編碼無(wú)效，輸出DCBA在11129工作原理

當(dāng)EI2=0時(shí)，高位芯片(Ⅱ)允許編碼，但若無(wú)有效輸入信號(hào)，則EO2=0，從而使EI1=0，允許低位芯片(Ⅰ)編碼。這時(shí)高位芯片(Ⅱ)的A2AlA0=111，使與門(mén)C、B、A都打開(kāi)，C、B、A的狀態(tài)取決于低位芯片(Ⅰ)的A2AlA0，而D=GS2，總是等于1，所以輸出代碼在1111～1000之間變化，其反碼為0000～0111。當(dāng)EI2=0且芯片(Ⅱ)存在有效輸入信號(hào)(至少一個(gè)輸入為低電平)時(shí)，EO2=1，從而EI1=1，高位芯片(Ⅱ)編碼，低位芯片(Ⅰ)禁止編碼，其輸出A2AlA0=111。顯然，高位芯片(Ⅱ)的編碼級(jí)別優(yōu)先于低位片(Ⅰ)。此時(shí)D=GS2=O，C、B、A取決于高位片的A2AlA0，輸出代碼在0111～0000之間變化，其反碼為1000～1111。整個(gè)電路實(shí)現(xiàn)了16位輸入的優(yōu)先編碼，其中I15具有最高的優(yōu)先級(jí)別，優(yōu)先級(jí)別從I15至I0依次遞減。工作原理當(dāng)EI2=0時(shí)，高位芯片(Ⅱ)允許編碼，但若無(wú)有效304.4譯碼器譯碼是編碼的逆過(guò)程，也就是將含有特定含義的二進(jìn)制代碼輸入信號(hào)的原意翻譯出來(lái)，既變換為相應(yīng)的輸出控制信號(hào)或者另一種形式的代碼。完成此任務(wù)的組合邏輯電路稱(chēng)為編碼器。譯碼器的輸入信號(hào)是二進(jìn)制代碼，而輸出信號(hào)通常有兩種情況。一種是一路控制信號(hào)，稱(chēng)為唯一地址譯碼器，它常用于計(jì)算機(jī)中對(duì)存儲(chǔ)器單元地址譯碼，即將每一個(gè)地址代碼轉(zhuǎn)換成一個(gè)有效信號(hào)，從而選中對(duì)應(yīng)的單元。另一種是多路控制信號(hào)，稱(chēng)為代碼變換器。4.4譯碼器譯碼是編碼的逆過(guò)程，也就是將含有特定含義的二31唯一地址譯碼器（74138型二進(jìn)制集成譯碼器）功能表輸入輸出G1G2AG2BCBAY0Y1Y2Y3Y4Y5Y6Y7×1××××11111111××1×××111111110×××××111111111000000111111110000110111111100010110111111000111110111110010011110111100101111110111001101111110110011111111110唯一地址譯碼器（74138型二進(jìn)制集成譯碼器）功能表輸321).數(shù)據(jù)信號(hào)：輸入二進(jìn)制代碼CBA高電平有效，輸出Y0～Y7低電平有效。3).譯碼狀態(tài)各輸出的邏輯表達(dá)式:用途:1）譯碼器能產(chǎn)生3變量函數(shù)的全部最小項(xiàng)，利用這一點(diǎn)能夠方便地實(shí)現(xiàn)3變量邏輯函數(shù)。

2）常用于計(jì)算機(jī)中的地址譯碼。工作原理：2).輸入使能端:G1=1，，同時(shí)滿(mǎn)足,允許譯碼，否則禁止譯碼。1).數(shù)據(jù)信號(hào)：輸入二進(jìn)制代碼CBA高電平有效，輸出Y0330Y1Y2Y3Y4Y5Y6YB2GA2G1GGABC7Y1111111&&&&&&&&&74138邏輯電路及圖形符號(hào)0Y1Y2Y3Y4Y5Y6YB2GA2G1GGABC7Y1134解：1）將原式轉(zhuǎn)化為最小項(xiàng)表達(dá)式例1試用138譯碼器實(shí)現(xiàn)組合邏輯函數(shù)F=B+C。2）將輸入變量CBA變換為對(duì)應(yīng)的Yi端

3）畫(huà)出邏輯電路ABC解：1）將原式轉(zhuǎn)化為最小項(xiàng)表達(dá)式例1試用138譯碼器實(shí)35解：設(shè)Ai為被減數(shù)，Bi為減數(shù)，Ci為低位借位，Ci+1為本位借位，Di為差。1）列真值表例2試用138譯碼器構(gòu)成一位全減器。1111100011001010100110110110101110000000AiBiCiDiCi+12）寫(xiě)出最小項(xiàng)表達(dá)式并進(jìn)行轉(zhuǎn)換

解：設(shè)Ai為被減數(shù)，Bi為減數(shù)，Ci為低位借位，Ci+1為363）畫(huà)出一位減法器的邏輯圖iiiDiCi+13）畫(huà)出一位減法器的邏輯圖iDi37在電子技術(shù)和計(jì)算機(jī)技術(shù)中,經(jīng)過(guò)數(shù)字處理的信號(hào),常要送到數(shù)碼顯示器件顯示,而數(shù)字處理信號(hào)是二進(jìn)制數(shù),顯示信號(hào)習(xí)慣用十進(jìn)制數(shù)。數(shù)字顯示器的任務(wù)就是將輸入的二進(jìn)制代碼翻譯成數(shù)字顯示代碼，并輸出至數(shù)碼顯示器顯示。數(shù)字顯示器包含兩個(gè)部分：1）數(shù)碼顯示器件（工程上用得最多的是即發(fā)光二極管顯示器LED）。2）顯示譯碼器。二.數(shù)字顯示器在電子技術(shù)和計(jì)算機(jī)技術(shù)中,經(jīng)過(guò)數(shù)字處理的信號(hào),常要送到數(shù)碼顯38

1.七段發(fā)光二極管顯示器(LED)由七段發(fā)光二極管組成，有兩種連接方式，即共陽(yáng)極連接和共陰極連接?！す碴帢O連接Vcc+··a

b

c

d

e

f

gab

c

de

f

g··共陽(yáng)極連接若顯示，對(duì)共陽(yáng)極連接，abcdefg=0100100,若顯示，對(duì)共陰極連接，abcdefg=1111001,1.七段發(fā)光二極管顯示器(LED)由七段發(fā)光二極管組成39

2.LED顯示譯碼器(7448芯片)1111111111示顯出輸入輸功能91100111001x181111110001x170000111110x161111100110x151101101010x141100110010x131001111100x121011010100x110000111000x1譯碼0011111000011000000111010110100000001零滅11111111xxxxx0燈試00000000(輸入)xxxxxx燈滅形字gfedcbaBI/RBOABCDRBILT82.LED顯示譯碼器(7448芯片)111111111140功能說(shuō)明正常譯碼（LT=1，RBI=1）輸出高電平有效，顯示器有顯示，譯碼器只能與共陰極的LED顯示器相配；當(dāng)輸入為0000,0010,0011,0101,0111,1000,1001時(shí)，輸出a段為高電平,其表達(dá)式為：譯碼器fYaYbYcYdYeYfYg

DCBALTRBIRBO滅燈輸入BI/RBO有時(shí)作為輸入，有時(shí)作為輸出。當(dāng)BI/RBO作為輸入使用，且BI=0時(shí)，無(wú)論其他輸入端是什么電平，所有各段輸出a～g均為0，所以字形熄滅。

功能說(shuō)明正常譯碼（LT=1，RBI=1）譯碼器fYaYbYc41試燈輸入（LT=0）輸出全為高電平,顯示器顯示“8”。利用此端可檢查顯示器的好壞。動(dòng)態(tài)滅零輸入(RBI=0，LT=l，且DCBA=0000)各段輸出為低電平，輸入字形“0”熄滅，故稱(chēng)“滅零”。滅零輸出(RBO)當(dāng)滿(mǎn)足“滅零”條件時(shí)，輸出端BI/RBO=0；否則為1。該端主要用于多個(gè)譯碼器之間的連接，消去高位的零。

000010100101011DCBALTDCBALTDCBALT777g

g

g

試燈輸入（LT=0）輸出全為高電平,顯示器顯424.5數(shù)據(jù)選擇器與數(shù)據(jù)分配器在計(jì)算機(jī)系統(tǒng)中，有時(shí)需要將某一路數(shù)據(jù)分配到不同的數(shù)據(jù)通道上，實(shí)現(xiàn)這種功能的電路稱(chēng)為數(shù)據(jù)分配器，也稱(chēng)多路分配器。，有時(shí)需要把多個(gè)通道的數(shù)據(jù)經(jīng)過(guò)選擇傳送到唯一的公共數(shù)據(jù)通道上去。實(shí)現(xiàn)數(shù)據(jù)選擇功能的邏輯電路稱(chēng)為數(shù)據(jù)選擇器。4.5數(shù)據(jù)選擇器與數(shù)據(jù)分配器在計(jì)算機(jī)系統(tǒng)中，有時(shí)需要將43一數(shù)據(jù)分配器

工作原理輸出Y0Y1Y2Y3輸入D地址輸入A0A1例：用74138譯碼器實(shí)現(xiàn)八路數(shù)據(jù)分配的功能。

00011011地址輸入⊥使能端數(shù)據(jù)輸入D數(shù)據(jù)輸出當(dāng)G1=1，允許數(shù)據(jù)分配。若將輸入數(shù)據(jù)轉(zhuǎn)送至輸出端Y2=D，地址輸入應(yīng)為CBA=010。此時(shí)其余輸出端均為1，一數(shù)據(jù)分配器工作原理輸出輸入地址輸入例：用74134474138編碼器作為數(shù)據(jù)分配器的功能表輸入輸出G1G2BG2ACBAY0Y1Y2Y3Y4Y5Y6Y700××××1111111110D000D111111110D0011D11111110D01011D1111110D011111D111110D1001111D11110D10111111D1110D110111111D110D1111111111D74138編碼器作為數(shù)據(jù)分配器的功能表輸入輸45二數(shù)據(jù)選擇器

工作原理(四選一）輸入D0D1D2D3輸出Y選擇輸入A0A100011011輸出Y的表達(dá)式由此可見(jiàn)：當(dāng)A0A1（mi）為控制信號(hào)，Di為數(shù)據(jù)信號(hào)時(shí)，輸入輸出邏輯關(guān)系為四選一選擇器；當(dāng)Di為控制信號(hào)，A0A1（mi）為數(shù)據(jù)信號(hào)時(shí)，輸入輸出邏輯關(guān)系為二變量的邏輯函數(shù)。二數(shù)據(jù)選擇器工作原理(四選一）輸入輸出選擇輸入04674lS151集成電路數(shù)據(jù)選擇器輸入輸出使能G選擇CBAY=1×××00000D00001D10010D20011D30100D40101D50110D60111D7功能表(八選一）邏輯符號(hào)D0D1D2D3D4D5D6D774lS151GABCYW輸出Y的表達(dá)式74lS151集成電路數(shù)據(jù)選擇器輸入輸472.74lS151集成電路數(shù)據(jù)選擇器的應(yīng)用

例：試用74LS151實(shí)現(xiàn)真值表所示邏輯函數(shù)。解：1)根據(jù)真值表寫(xiě)出最小項(xiàng)表達(dá)式D0D1D2D3D4D5D6D774lS151GABCYWABCY000000100100011110011010110111112)根據(jù)74LS151選擇器的功能將最小項(xiàng)表達(dá)式轉(zhuǎn)換成對(duì)應(yīng)的輸出形式Y(jié)=m3D3+m4D4+m6D6+m7D73)將D3D4D6D7接1，式中沒(méi)有出現(xiàn)的最小項(xiàng)為m0m1m2m5，其對(duì)應(yīng)的控制變量D0D1D2D5接0，由此畫(huà)出的邏輯圖。

CBAY0001101102.74lS151集成電路數(shù)據(jù)選擇器的應(yīng)用例：試用748例：試用選擇器74LS151產(chǎn)生邏輯函數(shù)L=XYZ+XYZ+XY解：1)將已知函數(shù)變換成最小項(xiàng)表達(dá)式2)轉(zhuǎn)換成對(duì)應(yīng)的輸出形式Y(jié)=m3D3+m5D5+m6D6+m7D73)將D7、D6、D5、D3接1，D4、D2、D1、D0接0則74LS151輸出與L的表達(dá)式完全相同。邏輯電路圖：D0D1D2D3D4D5D6D774lS151GABCYWZYXL000101110例：試用選擇器74LS151產(chǎn)生邏輯函數(shù)L=XYZ+XYZ494.6加法器計(jì)算機(jī)完成各種復(fù)雜運(yùn)算的基礎(chǔ)是算術(shù)加法運(yùn)算。完成算術(shù)加法運(yùn)算的電路是加法器。一、半加器若只考慮了兩個(gè)加數(shù)本身，不考慮由低位來(lái)的進(jìn)位，兩個(gè)1位二進(jìn)制數(shù)相加，稱(chēng)為半加，實(shí)現(xiàn)半加運(yùn)算的邏輯電路稱(chēng)為半加器。A和B分別為被加數(shù)及加數(shù)，S為和數(shù)，C為進(jìn)位數(shù)的半加器真值表為

ABSC0000011010101101邏輯表達(dá)式為邏輯電路?COABSCABC=1

&S4.6加法器計(jì)算機(jī)完成各種復(fù)雜運(yùn)算的基礎(chǔ)是算術(shù)加法運(yùn)算。50二、全加器全加器能進(jìn)行加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位信號(hào)相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號(hào)。設(shè)Ai和Bi分別是被加數(shù)及加數(shù)，Ci為相鄰低位來(lái)的進(jìn)位數(shù)，Si為本位和數(shù)(稱(chēng)為全加和)，Ci+1為相鄰高位的進(jìn)位數(shù)，全加器真值表為：邏輯表達(dá)式為1111110011101010100110110010100110000000Ci真值表SiAiBiCi+1邏輯電路)iiB(ACi?AiBi?AiBiCOCO二、全加器全加器能進(jìn)行加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位信號(hào)相加，并514.7數(shù)值比較器數(shù)字系統(tǒng)中，用來(lái)比較兩個(gè)二進(jìn)制數(shù)大小及是否相等的電路稱(chēng)為數(shù)值比較器。一、比較器的構(gòu)成原理當(dāng)A和B都是1位數(shù)二進(jìn)制數(shù)時(shí)，它們的取值和比較結(jié)果可由1位數(shù)值比較器的真值表表示。邏輯表達(dá)式輸入輸出ABFA>BFA<BFA=B00001010101010011001真值表4.7數(shù)值比較器數(shù)字系統(tǒng)中，用來(lái)比較兩個(gè)二進(jìn)制數(shù)大小52

1位數(shù)值比較器邏輯圖

1位數(shù)值比較器邏輯圖53二、集成數(shù)值比較器1．集成數(shù)值比較器74LS85功能數(shù)碼輸入級(jí)聯(lián)輸入輸出A3B3A2B2A1B1A0B0IA>BIA<BIA=BFA>BFA<BFA=BA3>B3××××××100A3<B3××××××010A3=B3A2>B2×××××100A3=B3A2<B2×××××010A3=B3A2=B2A1>B1××××100A3=B3A2=B2A1<B1××××010A3=B3A2=B2A1=B1A0>B0×××100A3=B3A2=B2A1=B1A0<B0×××010A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0010010A3=B3A2=B2A1=B1A0=B0001001二、集成數(shù)值比較器1．集成數(shù)值比較器74LS85功能數(shù)碼輸54工作原理輸入變量包括兩個(gè)4位二進(jìn)制數(shù)A3A2A1A0與B3B2B1B0、和IA>B、IA<B

、IA=B,其中IA>B、IA<B

、IA=B是級(jí)聯(lián)輸入信號(hào),接低位數(shù)比較器的比較結(jié)果。用于組成更多位數(shù)的數(shù)值比較器。僅1個(gè)數(shù)值比較器工作時(shí)，需對(duì)IA>B、IA<B、IA=B進(jìn)行處理，即IA>B=IA<B=0，IA=B=1。當(dāng)2個(gè)數(shù)值比較器級(jí)聯(lián)時(shí)，若高位比較器的兩數(shù)相等，則比較結(jié)果由低位級(jí)聯(lián)輸入信號(hào)IA>B、IA<B、IA=B而定。根據(jù)功能表可推出輸出FA>B、FA<B、FA=B的邏輯表達(dá)式。

工作原理輸入變量包括兩個(gè)4位二進(jìn)制數(shù)A3A2A1A0與B3B552.數(shù)值比較器的應(yīng)用

例.試用兩片74LS85構(gòu)成八位數(shù)值比較器，畫(huà)出邏輯圖。解：A3B3A2B2A1B1A0B0

A3B3A2B2A1B1A0B0

100最后比較結(jié)果低4位比較結(jié)果2.數(shù)值比較器的應(yīng)用例.試用兩片74LS85構(gòu)成八位數(shù)56例：試用數(shù)值比較器實(shí)現(xiàn)真值表所示邏輯函數(shù)。

解:當(dāng)A3A2A1A0>0110時(shí)，F(xiàn)3=l；當(dāng)A3A2A1A0<0110時(shí)，F(xiàn)2=1；而A3A2A1A0=0110時(shí)，F(xiàn)1=1?？捎靡黄?4LS85比較器實(shí)現(xiàn)上述邏輯功能。

A3A2A1A0F1F2F30000010000101000100100011010010001001010100110100011100110000011001001101000110110011100001F1F2F3100A30A21A11A00例：試用數(shù)值比較器實(shí)現(xiàn)真值表所示邏輯函數(shù)。解:當(dāng)A3A57小結(jié)1．組合邏輯電路的特點(diǎn)：輸出狀態(tài)只決定于同一時(shí)刻的輸入狀態(tài)，簡(jiǎn)單的組合邏輯電路可由邏輯門(mén)電路組成。2．分析組合邏輯電路的步驟:（1）寫(xiě)出已知電路各輸出端的邏輯表達(dá)式；（2）化簡(jiǎn)和變換邏輯表達(dá)式；（3）列出真值表，確定功能。3．設(shè)計(jì)邏輯門(mén)組合邏輯電路的步驟大致是:（1）根據(jù)命題列出真值表；（2）寫(xiě)出輸出端的邏輯表達(dá)式；（3）化簡(jiǎn)和變換邏輯表達(dá)式；（4）畫(huà)出邏輯圖。小結(jié)1．組合邏輯電路的特點(diǎn)：輸出狀態(tài)只決定于同一時(shí)刻的輸入狀58小結(jié)常用的中規(guī)模組合邏輯器件包括編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、加法器、數(shù)值比較器。這些組合邏輯器件功能靈活，擴(kuò)展方便，便于構(gòu)成較復(fù)雜的邏輯系統(tǒng)。應(yīng)用組合邏輯器件進(jìn)行組合電路設(shè)計(jì)時(shí)，應(yīng)用的原理和步驟與用邏輯門(mén)設(shè)計(jì)組合電路基本一致，但應(yīng)注意：（1）對(duì)邏輯表達(dá)式的變換與化簡(jiǎn)的目的是使其盡可能與組合邏輯器件的輸出形式一致，而不是盡量簡(jiǎn)化；

（2）應(yīng)考慮充分合理應(yīng)用組合器件的功能，盡量選用較少種類(lèi)的器件和較簡(jiǎn)單的器件滿(mǎn)足設(shè)計(jì)要求。（3）當(dāng)只需組合器件的部分功能時(shí)，需要對(duì)有關(guān)輸入、輸出信號(hào)作適當(dāng)?shù)奶幚?；?dāng)出現(xiàn)一個(gè)組合器件不能滿(mǎn)足設(shè)計(jì)要求時(shí)，需要對(duì)組合器件進(jìn)行擴(kuò)展。小結(jié)常用的中規(guī)模組合邏輯器件包括編碼器、譯碼器、數(shù)據(jù)選擇器、59第四章

組合邏輯電路重難點(diǎn)：組合邏輯電路（芯片）的分析與設(shè)計(jì)4.1組合邏輯電路的分析與設(shè)計(jì)

4.4譯碼器

4.2組合邏輯電路的競(jìng)爭(zhēng)冒險(xiǎn)

4.3編碼器

4.6加法器4.5數(shù)據(jù)分配器與數(shù)據(jù)選擇器4.7數(shù)值比較器第四章

組合邏輯電路重難點(diǎn)：4.1組合邏輯電路的分604.1組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路的一般框圖在任何時(shí)刻，輸出狀態(tài)只取決于同一時(shí)刻各輸入狀態(tài)的組合，而與先前狀態(tài)無(wú)關(guān)的邏輯電路稱(chēng)為組合邏輯電路。它可用如下的邏輯函數(shù)來(lái)描述，即： Fi=fi(A1，A2，…，An)(i=1，2，…，m)， 式中A1，A2，…，An為輸入變量。組合邏輯電路的特點(diǎn)：（1）輸出與輸入之間沒(méi)有反饋延遲通路；（2）電路中不含記憶元件。4.1組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路的一般框圖61一.組合邏輯電路的分析

組合邏輯電路的分析是對(duì)已知的邏輯電路用邏輯代數(shù)的原理加以解析，以判斷其邏輯功能或提出改進(jìn)方案。分析一般分為以下步驟:(1)從已知的邏輯電路寫(xiě)出邏輯表達(dá)式。(2)運(yùn)用邏輯代數(shù)變換和化簡(jiǎn)。(3)列出真值表。(4)根據(jù)真值表進(jìn)行邏輯分析與改進(jìn)。下面通過(guò)實(shí)例具體說(shuō)明分析過(guò)程：一.組合邏輯電路的分析組合邏輯電路的分析62例1分析右圖的邏輯電路。解：1）列出表達(dá)式2）變換或化簡(jiǎn)電路實(shí)現(xiàn)對(duì)A、B的異或運(yùn)算。T1=T2=T3=F=F=A+B3）真值表ABF000011101110例1分析右圖的邏輯電路。解：2）變換或化簡(jiǎn)電路實(shí)63例2分析右圖的邏輯電路。解：1）列出表達(dá)式2）變換或化簡(jiǎn)3）真值表F=A+ABC+C=(A+C)+ABC=A+C+ABC=A+C=ABCABCABCCA·ACF&&&4）改進(jìn)電路ABCF&&&&ABCAABCABCC電路實(shí)現(xiàn)對(duì)A、C的或運(yùn)算。例2分析右圖的邏輯電路。解：2）變換或化簡(jiǎn)3）真值表64例3分析右圖中的邏輯電路111111真值表變換化簡(jiǎn)F=A+B+C=A()+B()+C()=AB+AC+AB+BC+AC+BCABCCABCBABCA··解:F=ABCF&&&&ABCAABCC&ABCB例3分析右圖中的邏輯電路111111真值表變換化簡(jiǎn)ABC65從真值表可看出，電路的邏輯功能為：輸入相同，輸出為0；輸入相異，輸出為1。從邏輯表達(dá)式看，化簡(jiǎn)后為最簡(jiǎn)與或函數(shù)式，但不是最簡(jiǎn)單的與非邏輯函數(shù)式?；?jiǎn)視實(shí)際情況而定。從真值表可看出，電路的邏輯功能為：輸66二組合邏輯電路的設(shè)計(jì)原理性邏輯設(shè)計(jì)的一般步驟如下：(1)分析設(shè)計(jì)任務(wù)，確定輸入、輸出變量，找到輸出與輸入之間的因果關(guān)系，列出真值表；

(2)根據(jù)真值表寫(xiě)出邏輯表達(dá)式,(3)化簡(jiǎn)變換邏輯表達(dá)式，從而畫(huà)出邏輯圖。

例1設(shè)計(jì)一個(gè)有三個(gè)輸入變量ABC的奇偶校正電路。輸入量1的個(gè)數(shù)為奇數(shù)時(shí)，輸出F為1；輸入量1的個(gè)數(shù)為偶數(shù)時(shí)，輸出F為0。解：1）列真值表真值表2）寫(xiě)出表達(dá)式二組合邏輯電路的設(shè)計(jì)原理性邏輯設(shè)計(jì)的一般步驟如下：例1673）化簡(jiǎn)變換、畫(huà)出邏輯電路ABC1=1=F邏輯電路3）化簡(jiǎn)變換、畫(huà)出邏輯電路ABC1=1=F邏輯電路68例2設(shè)三臺(tái)電動(dòng)機(jī)A、B、C，要求(1)A開(kāi)機(jī)則B也開(kāi)機(jī)；(2)B開(kāi)機(jī)則C也開(kāi)機(jī)。如果不滿(mǎn)足上述條件，即發(fā)生報(bào)警。試寫(xiě)出報(bào)警信號(hào)邏輯表達(dá)式，并用與非門(mén)實(shí)現(xiàn)。真值表解:設(shè)輸出變量F報(bào)警為1，輸入變量ABC開(kāi)機(jī)為1。邏輯表達(dá)式及化簡(jiǎn)變換邏輯電路ACF&&&&&B例2設(shè)三臺(tái)電動(dòng)機(jī)A、B、C，要求(1)A開(kāi)機(jī)則B也開(kāi)機(jī)；69例3試設(shè)計(jì)一個(gè)三人表決電路，多數(shù)人同意，提案通過(guò)，否則提案不通過(guò)。BCA00011110011111真值表解：設(shè)輸出變量F，提案通過(guò)為1，輸入變量A、B、C，表決同意為1。ABCF00000010010001111000101111011111=BC+AC+AB邏輯表達(dá)式及化簡(jiǎn)變換邏輯電路最簡(jiǎn)的邏輯表達(dá)式用一定規(guī)格的集成器件實(shí)現(xiàn)時(shí)，其電路結(jié)構(gòu)不一定是最簡(jiǎn)單和最經(jīng)濟(jì)的，這是工程設(shè)計(jì)與原理設(shè)計(jì)的不同之處。例3試設(shè)計(jì)一個(gè)三人表決電路，多數(shù)人同意，提案通過(guò)，否則70課堂練習(xí)1：下圖為兩地控制一盞燈的電路。A、B為單刀雙擲開(kāi)關(guān)，裝在兩地。設(shè)F=1為燈亮，開(kāi)關(guān)向上，A=1、B=1。試寫(xiě)出燈亮的邏輯式。真值表解:課堂練習(xí)1：下圖為兩地控制一盞燈的電路。A、B為單刀雙擲開(kāi)關(guān)71解:××××××課堂練習(xí)2：設(shè)計(jì)一個(gè)8421BCD碼的檢碼電路，要求當(dāng)輸入量DCBA≤2，或>7時(shí)，電路輸出F為高電平，試用最少的2輸入與非門(mén)設(shè)計(jì)該電路。真值表ACF&&B&&解:××××課堂練習(xí)2：設(shè)計(jì)一個(gè)842172課堂練習(xí)3：舉重比賽有三個(gè)裁判員A、B、C，另外有一個(gè)主裁判D。A、B、C裁判認(rèn)為合格時(shí)為一票,D裁判認(rèn)為合格時(shí)為二票。多數(shù)通過(guò)時(shí)輸出F=1。試用與非門(mén)設(shè)計(jì)多數(shù)通過(guò)的表決電路。解:真值表11××1×1×1××1×1

1

1FABCD&&&&&課堂練習(xí)3：舉重比賽有三個(gè)裁判員A、B、C，另外有一個(gè)主裁判73前面分析組合邏輯電路時(shí)，都沒(méi)有考慮門(mén)電路的延遲時(shí)間對(duì)電路產(chǎn)生的影響。實(shí)際上，從信號(hào)輸入到輸出的過(guò)程中，不同通路上門(mén)的級(jí)數(shù)不同，或者門(mén)電路平均延遲時(shí)間的差異，使信號(hào)從輸入經(jīng)不同通路傳輸?shù)捷敵黾?jí)的時(shí)間不同。由于這個(gè)原因，可能會(huì)使邏輯電路產(chǎn)生錯(cuò)誤輸出。通常把這種現(xiàn)象稱(chēng)為競(jìng)爭(zhēng)冒險(xiǎn)。4.2組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)前面分析組合邏輯電路時(shí)，都沒(méi)有考慮門(mén)電路的延遲時(shí)間對(duì)電路產(chǎn)生74一.產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因與門(mén)G2的2個(gè)輸入信號(hào)ā和A在不同的時(shí)刻到達(dá)的現(xiàn)象，通常稱(chēng)為競(jìng)爭(zhēng)，由此而產(chǎn)生輸出干擾脈沖的現(xiàn)象稱(chēng)為冒險(xiǎn)。由以上分析可知，當(dāng)電路中存在由非門(mén)產(chǎn)生的互補(bǔ)信號(hào)，且在互補(bǔ)信號(hào)的狀態(tài)發(fā)生變化時(shí)就可能出現(xiàn)冒險(xiǎn)現(xiàn)象，這是產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因之一。ā滯后AāA一.產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因與門(mén)G2的2個(gè)輸入信號(hào)ā和A在不75例如：邏輯電路如圖所示電路輸出邏輯表達(dá)式為F=AC+Bā，當(dāng)C和B都為1時(shí)，F(xiàn)=A+ā=1與A的狀態(tài)無(wú)關(guān)

。但是，在A由1變0時(shí)，ā由0變1有一延遲時(shí)間，在這個(gè)時(shí)間間隔內(nèi)，G2和G3的輸出AC和Bā同時(shí)為0，因而使輸出出現(xiàn)一負(fù)跳變的窄脈沖，即冒險(xiǎn)現(xiàn)象。

工作波形圖

例如：邏輯電路如圖所示電路輸出邏輯表達(dá)式為F=AC+Bā，76二.競(jìng)爭(zhēng)冒險(xiǎn)的消除

1.增加乘積項(xiàng)，消掉互補(bǔ)變量例如，F(xiàn)=AB+āC，在B=C=1時(shí)F=A+ā會(huì)產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)?？梢栽诒磉_(dá)式中增BC項(xiàng)，即F=AB+āC+BC不改變邏輯關(guān)系，但加入BC項(xiàng)之后，在B=C=l時(shí)F=A+ā+1·1=1，通過(guò)BC項(xiàng)屏蔽了競(jìng)爭(zhēng)冒險(xiǎn)。2.加濾波電容由于競(jìng)爭(zhēng)冒險(xiǎn)的尖脈沖都是窄脈沖，可以在輸出端接上幾百微微法的濾波電容，就可以消除冒險(xiǎn)脈沖。二.競(jìng)爭(zhēng)冒險(xiǎn)的消除1.增加乘積項(xiàng)，消掉互補(bǔ)變量774.3編碼器將若干個(gè)0和1按一定規(guī)律編排成二進(jìn)制代碼，稱(chēng)為編碼。完成編碼工作的電路稱(chēng)為編碼器。特點(diǎn)：1）編碼器有若干個(gè)輸入，在某一時(shí)刻只有一個(gè)輸入信號(hào)有效，被轉(zhuǎn)換為二進(jìn)制代碼。該信號(hào)取值與其它輸入信號(hào)不同，若為1稱(chēng)高電平輸入有效，否則稱(chēng)低電平輸入有效。2）編碼器輸出為二進(jìn)制代碼。若輸出代碼按有效輸入端下標(biāo)所對(duì)應(yīng)的二進(jìn)制編碼輸出，這種情況稱(chēng)為輸出高電平有效；若輸出代碼按有效輸入端下標(biāo)所對(duì)應(yīng)的二進(jìn)制編碼的反碼輸出，這種情況稱(chēng)為輸出低電平有效。4.3編碼器將若干個(gè)0和1按一定規(guī)律編排成二進(jìn)制代碼，78由功能表可知：編碼器有4個(gè)輸入信號(hào)，高電平有效；2位二進(jìn)制代碼輸出，高電平有效。邏輯表達(dá)式:Y1=ī0ī1I2ī3+ī0ī1ī2I3Y0=ī0I1ī2ī3+ī0ī1ī2I3輸入輸出I0I1I2I3Y1Y0100000010001001010000111功能表編碼器的工作原理

1.4線(xiàn)-2線(xiàn)編碼器由功能表可知：輸入輸出I0I1I2I3Y1Y0100000079邏輯電路值得注意：在邏輯圖中，當(dāng)I0I1I2I3=0000和I0I1I2I3=1000時(shí)，Y1Y0=00，前者輸出無(wú)效，而后者輸出有效，這兩種情況在實(shí)際中是必須加以區(qū)別的。

100000000001000011110010000001110000邏輯電路值得注意：在邏輯圖中，當(dāng)I0I1I2I3=00080改進(jìn)邏輯電路電路中增加一個(gè)輸出信號(hào)GS，稱(chēng)為控制使能標(biāo)志。輸入信號(hào)中只要存在有效電平，則GS=1，輸出代碼00為有效；只有I0～I(xiàn)3均為0時(shí)，GS=0，此時(shí)的輸出代碼00為無(wú)效代碼。

改進(jìn)邏輯電路電路中增加一個(gè)輸出信號(hào)GS，稱(chēng)為控制使能標(biāo)志814個(gè)輸入的優(yōu)先級(jí)別的高低次序依次為I3、I2、I1、I0。邏輯表達(dá)式為：Y1=I2ī3+I3Y0=I1ī2ī3+I3

由于有了無(wú)關(guān)項(xiàng)，邏輯表達(dá)式比前面介紹的非優(yōu)先編碼器簡(jiǎn)單些。

2.優(yōu)先編碼器上面討論的編碼器對(duì)輸入信號(hào)有一定的要求，即任何時(shí)刻輸入有效信號(hào)不能超過(guò)1個(gè)。當(dāng)同一時(shí)刻出現(xiàn)多個(gè)有效的輸入信號(hào)，會(huì)引起輸出混亂。為保證工作可靠,電路必須采用優(yōu)先編碼器，這種編碼器能按事先安排的輸入端優(yōu)先次序輸出代碼。輸入輸出I0I1I2I3Y1Y0100000×10001××1010×××1114線(xiàn)-2線(xiàn)優(yōu)先編碼器功能表

4個(gè)輸入的優(yōu)先級(jí)別的高低次序依次為I3、I2、I1、I082二.集成電路編碼器在集成器件應(yīng)用中，分析器件的工作原理應(yīng)從功能表入手。

1．8線(xiàn)-3線(xiàn)優(yōu)先編碼器74148功能表

輸入輸出EII0I1I2I3I4I5I6I7A2A1A0GSEO1××××××××11111011111111111100×××××××0000010××××××01001010×××××011010010××××0111011010×××01111100010××011111101010×01111111100100111111111101二.集成電路編碼器在集成器件應(yīng)用中，分析器件的工作原理應(yīng)83工作原理：(1)數(shù)據(jù)信號(hào)：輸入I7~I0低電平有效，優(yōu)先權(quán)遞減；輸出A2AlA0低電平有效。(2)控制信號(hào)（EI、GS、EO）：EI輸入使能端（片選信號(hào)）:=0允許編碼，=1禁止編碼。若EI=0，且有有效輸入信號(hào)，優(yōu)先編碼工作狀態(tài)標(biāo)志GS=0，表示A2AlA0為有效編碼。例：I5=0，其余為1，則A2AlA0=010，反碼ā2ālā0=101。若EI=0，且I7~I0全為1，則GS=1，表示A2AlA0為無(wú)效編碼，此時(shí)，輸出使能端EO=0（其它狀態(tài)均為1），表示有無(wú)效信號(hào)輸入。若EI=1，A2AlA0=111，GS=1，A2AlA0無(wú)效。GS編碼工作狀態(tài)標(biāo)志：=0編碼有效，=1編碼無(wú)效。EO輸出使能端：=0有無(wú)效信號(hào)輸入，=1有效信號(hào)輸入。工作原理：(1)數(shù)據(jù)信號(hào)：輸入I7~I0低電平有效，優(yōu)先權(quán)遞84(3)邏輯關(guān)系（利用輸出為0列表達(dá)式）利用A+āB=A+B和A+ā=1的關(guān)系化簡(jiǎn)

同理可得(3)邏輯關(guān)系（利用輸出為0列表達(dá)式）利用A+āB=A+B85(4)內(nèi)部邏輯電路&&&&&&&&&&&&&&≥1111111111111EOGS0A1A2A0I1I2I3I4I5I6I7IEI≥1≥1(4)內(nèi)部邏輯電路&&&&&&&&&&&&&&≥11111186圖中信號(hào)端有圓圈表示該信號(hào)是低電平有效，無(wú)圓圈表示該信號(hào)是高電平有效。利用EO信號(hào)，與另一片同樣器件的EI連接，可以組成多輸入端的優(yōu)先編碼器(5)74148編碼器的圖形符號(hào)及引腳圖圖中信號(hào)端有圓圈表示該信號(hào)是低電平有效，無(wú)圓圈表示該信號(hào)是高87對(duì)低位(Ⅰ)編碼，高位(Ⅱ)編碼無(wú)效，輸出DCBA在1111～1000之間變化，反碼為0000～0111。。低位(Ⅰ)禁止，高位(Ⅱ)編碼，輸出DCBA在0111～0000之間變化，反碼為1000～1111。(6)應(yīng)用舉例兩片74148組成16位輸入、4位二進(jìn)制碼輸出的優(yōu)先編碼器，芯片Ⅰ為低位，芯片Ⅱ?yàn)楦呶?。邏輯電?11(Ⅰ)(Ⅱ)均禁止編碼，GS=GSl·GS2=l，輸出無(wú)效。01111111011111000111111111110010111對(duì)低位(Ⅰ)編碼，高位(Ⅱ)編碼無(wú)效，輸出DCBA在11188工作原理

當(dāng)EI2=0時(shí)，高位芯片(Ⅱ)允許編碼，但若無(wú)有效輸入信號(hào)，則EO2=0，從而使EI1=0，允許低位芯片(Ⅰ)編碼。這時(shí)高位芯片(Ⅱ)的A2AlA0=111，使與門(mén)C、B、A都打開(kāi)，C、B、A的狀態(tài)取決于低位芯片(Ⅰ)的A2AlA0，而D=GS2，總是等于1，所以輸出代碼在1111～1000之間變化，其反碼為0000～0111。當(dāng)EI2=0且芯片(Ⅱ)存在有效輸入信號(hào)(至少一個(gè)輸入為低電平)時(shí)，EO2=1，從而EI1=1，高位芯片(Ⅱ)編碼，低位芯片(Ⅰ)禁止編碼，其輸出A2AlA0=111。顯然，高位芯片(Ⅱ)的編碼級(jí)別優(yōu)先于低位片(Ⅰ)。此時(shí)D=GS2=O，C、B、A取決于高位片的A2AlA0，輸出代碼在0111～0000之間變化，其反碼為1000～1111。整個(gè)電路實(shí)現(xiàn)了16位輸入的優(yōu)先編碼，其中I15具有最高的優(yōu)先級(jí)別，優(yōu)先級(jí)別從I15至I0依次遞減。工作原理當(dāng)EI2=0時(shí)，高位芯片(Ⅱ)允許編碼，但若無(wú)有效894.4譯碼器譯碼是編碼的逆過(guò)程，也就是將含有特定含義的二進(jìn)制代碼輸入信號(hào)的原意翻譯出來(lái)，既變換為相應(yīng)的輸出控制信號(hào)或者另一種形式的代碼。完成此任務(wù)的組合邏輯電路稱(chēng)為編碼器。譯碼器的輸入信號(hào)是二進(jìn)制代碼，而輸出信號(hào)通常有兩種情況。一種是一路控制信號(hào)，稱(chēng)為唯一地址譯碼器，它常用于計(jì)算機(jī)中對(duì)存儲(chǔ)器單元地址譯碼，即將每一個(gè)地址代碼轉(zhuǎn)換成一個(gè)有效信號(hào)，從而選中對(duì)應(yīng)的單元。另一種是多路控制信號(hào)，稱(chēng)為代碼變換器。4.4譯碼器譯碼是編碼的逆過(guò)程，也就是將含有特定含義的二90唯一地址譯碼器（74138型二進(jìn)制集成譯碼器）功能表輸入輸出G1G2AG2BCBAY0Y1Y2Y3Y4Y5Y6Y7×1××××11111111××1×××111111110×××××111111111000000111111110000110111111100010110111111000111110111110010011110111100101111110111001101111110110011111111110唯一地址譯碼器（74138型二進(jìn)制集成譯碼器）功能表輸911).數(shù)據(jù)信號(hào)：輸入二進(jìn)制代碼CBA高電平有效，輸出Y0～Y7低電平有效。3).譯碼狀態(tài)各輸出的邏輯表達(dá)式:用途:1）譯碼器能產(chǎn)生3變量函數(shù)的全部最小項(xiàng)，利用這一點(diǎn)能夠方便地實(shí)現(xiàn)3變量邏輯函數(shù)。

2）常用于計(jì)算機(jī)中的地址譯碼。工作原理：2).輸入使能端:G1=1，，同時(shí)滿(mǎn)足,允許譯碼，否則禁止譯碼。1).數(shù)據(jù)信號(hào)：輸入二進(jìn)制代碼CBA高電平有效，輸出Y0920Y1Y2Y3Y4Y5Y6YB2GA2G1GGABC7Y1111111&&&&&&&&&74138邏輯電路及圖形符號(hào)0Y1Y2Y3Y4Y5Y6YB2GA2G1GGABC7Y1193解：1）將原式轉(zhuǎn)化為最小項(xiàng)表達(dá)式例1試用138譯碼器實(shí)現(xiàn)組合邏輯函數(shù)F=B+C。2）將輸入變量CBA變換為對(duì)應(yīng)的Yi端

3）畫(huà)出邏輯電路ABC解：1）將原式轉(zhuǎn)化為最小項(xiàng)表達(dá)式例1試用138譯碼器實(shí)94解：設(shè)Ai為被減數(shù)，Bi為減數(shù)，Ci為低位借位，Ci+1為本位借位，Di為差。1）列真值表例2試用138譯碼器構(gòu)成一位全減器。1111100011001010100110110110101110000000AiBiCiDiCi+12）寫(xiě)出最小項(xiàng)表達(dá)式并進(jìn)行轉(zhuǎn)換

解：設(shè)Ai為被減數(shù)，Bi為減數(shù)，Ci為低位借位，Ci+1為953）畫(huà)出一位減法器的邏輯圖iiiDiCi+13）畫(huà)出一位減法器的邏輯圖iDi96在電子技術(shù)和計(jì)算機(jī)技術(shù)中,經(jīng)過(guò)數(shù)字處理的信號(hào),常要送到數(shù)碼顯示器件顯示,而數(shù)字處理信號(hào)是二進(jìn)制數(shù),顯示信號(hào)習(xí)慣用十進(jìn)制數(shù)。數(shù)字顯示器的任務(wù)就是將輸入的二進(jìn)制代碼翻譯成數(shù)字顯示代碼，并輸出至數(shù)碼顯示器顯示。數(shù)字顯示器包含兩個(gè)部分：1）數(shù)碼顯示器件（工程上用得最多的是即發(fā)光二極管顯示器LED）。2）顯示譯碼器。二.數(shù)字顯示器在電子技術(shù)和計(jì)算機(jī)技術(shù)中,經(jīng)過(guò)數(shù)字處理的信號(hào),常要送到數(shù)碼顯97

1.七段發(fā)光二極管顯示器(LED)由七段發(fā)光二極管組成，有兩種連接方式，即共陽(yáng)極連接和共陰極連接?！す碴帢O連接Vcc+··a

b

c

d

e

f

gab

c

de

f

g··共陽(yáng)極連接若顯示，對(duì)共陽(yáng)極連接，abcdefg=0100100,若顯示，對(duì)共陰極連接，abcdefg=1111001,1.七段發(fā)光二極管顯示器(LED)由七段發(fā)光二極管組成98

2.LED顯示譯碼器(7448芯片)1111111111示顯出輸入輸功能91100111001x181111110001x170000111110x161111100110x151101101010x141100110010x131001111100x121011010100x110000111000x1譯碼0011111000011000000111010110100000001零滅11111111xxxxx0燈試00000000(輸入)xxxxxx燈滅形字gfedcbaBI/RBOABCDRBILT82.LED顯示譯碼器(7448芯片)111111111199功能說(shuō)明正常譯碼（LT=1，RBI=1）輸出高電平有效，顯示器有顯示，譯碼器只能與共陰極的LED顯示器相配；當(dāng)輸入為0000,0010,0011,0101,0111,1000,1001時(shí)，輸出a段為高電平,其表達(dá)式為：譯碼器fYaYbYcYdYeYfYg

DCBALTRBIRBO滅燈輸入BI/RBO有時(shí)作為輸入，有時(shí)作為輸出。當(dāng)BI/RBO作為輸入使用，且BI=0時(shí)，無(wú)論其他輸入端是什么電平，所有各段輸出a～g均為0，所以字形熄滅。

功能說(shuō)明正常譯碼（LT=1，RBI=1）譯碼器fYaYbYc100試燈輸入（LT=0）輸出全為高電平,顯示器顯示“8”。利用此端可檢查顯示器的好壞。動(dòng)態(tài)滅零輸入(RBI=0，LT=l，且DCBA=0000)各段輸出為低電平，輸入字形“0”熄滅，故稱(chēng)“滅零”。滅零輸出(RBO)當(dāng)滿(mǎn)足“滅零”條件時(shí)，輸出端BI/RBO=0；否則為1。該端主要用于多個(gè)譯碼器之間的連接，消去高位的零。

000010100101011DCBALTDCBALTDCBALT777g

g

g

試燈輸入（LT=0）輸出全為高電平,顯示器顯1014.5數(shù)據(jù)選擇器與數(shù)據(jù)分配器在計(jì)算機(jī)系統(tǒng)中，有時(shí)需要將某一路數(shù)據(jù)分配到不同的數(shù)據(jù)通道上，實(shí)現(xiàn)這種功能的電路稱(chēng)為數(shù)據(jù)分配器，也稱(chēng)多路分配器。，有時(shí)需要把多個(gè)通道的數(shù)據(jù)經(jīng)過(guò)選擇傳送到唯一的公共數(shù)據(jù)通道上去。實(shí)現(xiàn)數(shù)據(jù)選擇功能的邏輯電路稱(chēng)為數(shù)據(jù)選擇器。4.5數(shù)據(jù)選擇器與數(shù)據(jù)分配器在計(jì)算機(jī)系統(tǒng)中，有時(shí)需要將102一數(shù)據(jù)分配器

工作原理輸出Y0Y1Y2Y3輸入D地址輸入A0A1例：用74138譯碼器實(shí)現(xiàn)八路數(shù)據(jù)分配的功能。

00011011地址輸入⊥使能端數(shù)據(jù)輸入D數(shù)據(jù)輸出當(dāng)G1=1，允許數(shù)據(jù)分配。若將輸入數(shù)據(jù)轉(zhuǎn)送至輸出端Y2=D，地址輸入應(yīng)為CBA=010。此時(shí)其余輸出端均為1，一數(shù)據(jù)分配器工作原理輸出輸入地址輸入例：用741310374138編碼器作為數(shù)據(jù)分配器的功能表輸入輸出G1G2BG2ACBAY0Y1Y2Y3Y4Y5Y6Y700××××1111111110D000D111111110D0011D11111110D01011D1111110D011111D111110D1001111D11110D10111111D1110D110111111D110D1111111111D74138編碼器作為數(shù)據(jù)分配器的功能表輸入輸104二數(shù)據(jù)選擇器

工作原理(四選一）輸入D0D1D2D3輸出Y選擇輸入A0A100011011輸出Y的表達(dá)式由此可見(jiàn)：當(dāng)A0A1（mi）為控制信號(hào)，Di為數(shù)據(jù)信號(hào)時(shí)，輸入輸出邏輯關(guān)系為四選一選擇器；當(dāng)Di為控制信號(hào)，A0A1（mi）為數(shù)據(jù)信號(hào)時(shí)，輸入輸出邏輯關(guān)系為二變量的邏輯函數(shù)。二數(shù)據(jù)選擇器工作原理(四選一）輸入輸出選擇輸入010574lS151集成電路數(shù)據(jù)選擇器輸入輸出使能G選擇CBAY=1×××00000D00001D10010D20011D30100D40101D50110D60111D7功能表(八選一）邏輯符號(hào)D0D1D2D3D4D5D6D