第-章可編程器件的設(shè)計(jì)與開發(fā)優(yōu)秀文檔

第2章可編程器件的設(shè)計(jì)與開發(fā)

CPLD/FPGA器件的設(shè)計(jì)一般可以分為四個(gè)步驟：設(shè)計(jì)輸入設(shè)計(jì)實(shí)現(xiàn)設(shè)計(jì)校驗(yàn)下載編程一、可編程邏輯器件的設(shè)計(jì)過(guò)程一、可編程邏輯器件的設(shè)計(jì)過(guò)程可編程邏輯器件的設(shè)計(jì)流程一、可編程邏輯器件的設(shè)計(jì)過(guò)程1．設(shè)計(jì)輸入設(shè)計(jì)輸入就是將設(shè)計(jì)者所設(shè)計(jì)的電路以開發(fā)軟件要求的某種形式表達(dá)出來(lái)，并輸入到相應(yīng)的軟件中。設(shè)計(jì)輸入方式主要包括：原理圖輸入方式硬件描述語(yǔ)言輸入方式高級(jí)設(shè)計(jì)輸入方式波形設(shè)計(jì)輸入方式層次設(shè)計(jì)輸入方式底層設(shè)計(jì)輸入方式其中最常用的是原理圖輸入方式和硬件描述語(yǔ)言輸入方式兩種。一、可編程邏輯器件的設(shè)計(jì)過(guò)程2．設(shè)計(jì)實(shí)現(xiàn)

設(shè)計(jì)實(shí)現(xiàn)主要由EDA開發(fā)工具依據(jù)設(shè)計(jì)輸入文件自動(dòng)生成用于器件編程、波形仿真及延時(shí)分析等所需的數(shù)據(jù)文件。EDA開發(fā)工具進(jìn)行設(shè)計(jì)實(shí)現(xiàn)時(shí)主要完成以下四個(gè)相關(guān)任務(wù)：優(yōu)化和合并映射布局和布線生成編程文件一、可編程邏輯器件的設(shè)計(jì)過(guò)程（1）優(yōu)化和合并

優(yōu)化是指邏輯化簡(jiǎn)，把邏輯描述轉(zhuǎn)變?yōu)樽钸m合在器件中實(shí)現(xiàn)的形式；

合并是將模塊化設(shè)計(jì)產(chǎn)生的多個(gè)文件合并為一個(gè)網(wǎng)表文件，并使層次設(shè)計(jì)平面化。（2）映射

映射是把設(shè)計(jì)分為多個(gè)適合器件內(nèi)部邏輯資源實(shí)現(xiàn)的邏輯小塊的形式。一、可編程邏輯器件的設(shè)計(jì)過(guò)程（3）布局和布線布局是將已分割的邏輯小塊放到器件內(nèi)部邏輯資源的具體位置，并使它們易于連線，且連線最少；布線是利用器件的布線資源完成各功能塊之間和反饋信號(hào)的連接。（4）生成編程文件設(shè)計(jì)實(shí)現(xiàn)的最后一步是產(chǎn)生可供器件編程使用的數(shù)據(jù)文件。對(duì)CPLD器件而言，產(chǎn)生熔絲圖文件即JEDEC文件；對(duì)FPGA器件，則產(chǎn)生位流數(shù)據(jù)文件Bitstream。一、可編程邏輯器件的設(shè)計(jì)過(guò)程3．設(shè)計(jì)校驗(yàn)設(shè)計(jì)校驗(yàn)包括仿真和定時(shí)分析兩部分，這一步通過(guò)仿真器和時(shí)延分析器來(lái)完成，利用編譯器產(chǎn)生的數(shù)據(jù)文件自動(dòng)完成邏輯功能仿真和延時(shí)特性仿真。在仿真文件中加載不同的激勵(lì)，可以觀察中間結(jié)果以及輸出波形。必要時(shí)，可以返回設(shè)計(jì)輸入階段，修改設(shè)計(jì)輸入，最終達(dá)到設(shè)計(jì)要求。這一部分的最大功能是便于用戶查看自己的設(shè)計(jì)思想是否得到實(shí)現(xiàn)。我們可以在設(shè)計(jì)的過(guò)程中對(duì)整個(gè)系統(tǒng)乃至各個(gè)模塊進(jìn)行仿真，即在計(jì)算機(jī)上用軟件驗(yàn)證連接功能是否正確，各部分的時(shí)序配合是否準(zhǔn)確?？梢哉J(rèn)為仿真是EDA的精髓。一、可編程邏輯器件的設(shè)計(jì)過(guò)程4．下載編程下載編程是將設(shè)計(jì)階段生成的JEDEC文件或位流文件裝入到可編程器件中。器件編程需要滿足一定的條件，如編程電壓、編程時(shí)序和編程算法等。

(1)

不能進(jìn)行在系統(tǒng)編程(ISP)的CPLD器件和不能在線可重配置(ICR)的FPGA器件，需要編程專用設(shè)備(編程器)完成器件編程。一、可編程邏輯器件的設(shè)計(jì)過(guò)程(2)

使用查找表(LUT)技術(shù)和基于SRAM的FPGA器件(如Altera的FLEX、ACEX、APEX，Xilinx的Spartn、Vertex)下載的編程數(shù)據(jù)將存入SRAM，而SRAM掉電后所存數(shù)據(jù)將丟失，為此需將編程數(shù)據(jù)固化入EEPROM內(nèi)。器件上電時(shí)，由器件本身或微處理器控制EEPROM將數(shù)據(jù)“配置”入FPGA器件。

FPGA調(diào)試期間，由于編程數(shù)據(jù)改動(dòng)頻繁，沒(méi)有必要每次改動(dòng)都將編程數(shù)據(jù)下載到EEPROM，此時(shí)可用下載電纜將編程數(shù)據(jù)直接下載到FPGA內(nèi)查看運(yùn)行結(jié)果，這種過(guò)程稱為在線重配置ICR。注意：EEPROM本身是普通的PLD器件，編程數(shù)據(jù)下載到EEPROM時(shí)需要用到編程器。一、可編程邏輯器件的設(shè)計(jì)過(guò)程(3)

使用乘積項(xiàng)邏輯、基于EEPROM或Flash工藝的CPLD器件(如Altera的MAX系列、Xilinx的XC9500系列以及Lattice的多數(shù)產(chǎn)品)進(jìn)行下載編程時(shí)，使用器件廠商提供的專用下載電纜，該電纜一端與PC機(jī)的打印機(jī)并行口相連，另一端接到CPLD器件所在PCB(印刷電路板)上的10芯插頭(PLD只有4個(gè)引腳與該插頭相連)。編程數(shù)據(jù)通過(guò)該電纜下載到CPLD器件當(dāng)中，這個(gè)過(guò)程稱為ISP在系統(tǒng)編程。二、MAX+plusⅡ軟件介紹

Altera公司的MAX+plusⅡ可編程邏輯開發(fā)軟件，提供了一種與結(jié)構(gòu)無(wú)關(guān)的全集成化設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地對(duì)Altera公司的PLD系列產(chǎn)品進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。MAX+plusⅡ開發(fā)系統(tǒng)的處理能力強(qiáng)且靈活性高，它的優(yōu)點(diǎn)主要表現(xiàn)在以下幾個(gè)方面：（1）開放的接口。MAX+plusⅡ提供了可以與其他工業(yè)標(biāo)準(zhǔn)的EDA工具軟件協(xié)同使用的接口。這一接口符合VerilogHDL、VHDL1987和VHDL1993以及其他標(biāo)準(zhǔn)。二、MAX+plusⅡ軟件介紹

（2）與結(jié)構(gòu)無(wú)關(guān)。MAX+plusⅡ系統(tǒng)的核心Compiler(編譯程序)支持Altera公司的MAX3000、MAX7000、MAX9000、FLEX6000、FLEX8000、FLEX10K、FLEX10KA、FLEX10KB、FLEX10KE等PLD系列產(chǎn)品，提供與結(jié)構(gòu)無(wú)關(guān)的PLD設(shè)計(jì)開發(fā)環(huán)境，具有強(qiáng)大的邏輯綜合與優(yōu)化功能，使用戶花費(fèi)最少的時(shí)間完成高效的設(shè)計(jì)。(3)多平臺(tái)。MAX+plusⅡ可在基于PC機(jī)的MSWindows或WindowsNT環(huán)境下以及多種工作站的XWindows環(huán)境下運(yùn)行。

二、MAX+plusⅡ軟件介紹三、MAX+plusⅡ軟件使用選擇GraphicEditorFile然后按下OK按鈕2、工程編譯：指定項(xiàng)目名稱可以認(rèn)為仿真是EDA的精髓。1、文件編輯：保存文件一、可編程邏輯器件的設(shè)計(jì)過(guò)程一、可編程邏輯器件的設(shè)計(jì)過(guò)程(如Altera的FLEX、ACEX、APEX，Xilinx的Spartn、Vertex)MAX+plusⅡ的設(shè)計(jì)輸入、處理和校驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，可以加快動(dòng)態(tài)調(diào)試，縮短開發(fā)周期?？删幊踢壿嬈骷脑O(shè)計(jì)流程對(duì)CPLD器件而言，產(chǎn)生熔絲圖文件即JEDEC文件；一、可編程邏輯器件的設(shè)計(jì)過(guò)程在當(dāng)前文件打開的情況下，選擇File菜單中Project中的“SetProjecttoCurrentFile”，建立與當(dāng)前文件同名的工程。功能仿真：將功能編譯后的結(jié)果進(jìn)行仿真。在FileName對(duì)話框內(nèi)輸入設(shè)計(jì)文件名，然后選擇OK即可保存文件。二、MAX+plusⅡ軟件介紹

(4)硬件描述語(yǔ)言(HDL)。MAX+plusⅡ支持各種HDL輸入選項(xiàng)，包括VHDL、VerilogHDL和Altera公司的硬件描述語(yǔ)言AHDL。

(5)全集成化。MAX+plusⅡ的設(shè)計(jì)輸入、處理和校驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，可以加快動(dòng)態(tài)調(diào)試，縮短開發(fā)周期。(6)豐富的設(shè)計(jì)庫(kù)。MAX+plusⅡ提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯宏單元(Macro-Function)，以及新型的參數(shù)化的巨單元(Maga-Function)。二、MAX+plusⅡ軟件介紹

項(xiàng)目名稱項(xiàng)目路徑工具條MAX+PLUSII管理器窗口工程層次圖圖形編輯器符號(hào)編輯器文本編輯器波形編輯器引腳編輯器編譯仿真延時(shí)分析器件編程(下載)消息窗口三、MAX+plusⅡ軟件使用

在MAX+plusⅡ下進(jìn)行電路設(shè)計(jì)時(shí)應(yīng)包括以下幾個(gè)步驟：文件編輯：包括圖形方式和文本方式兩種，編輯完成后將其設(shè)置為當(dāng)前工程。工程編譯：包括功能編譯和實(shí)際編譯兩種。功能仿真：將功能編譯后的結(jié)果進(jìn)行仿真。后仿真過(guò)程：將實(shí)際編譯結(jié)果仿真。引腳鎖定：將各信號(hào)按要求分配到相應(yīng)引腳后再進(jìn)行一次實(shí)際編譯。物理實(shí)現(xiàn)：將結(jié)果下載到所選擇的器件中去。CPLD/FPGA器件的設(shè)計(jì)一般可以分為四個(gè)步驟：可以認(rèn)為仿真是EDA的精髓。在FileName對(duì)話框內(nèi)輸入設(shè)計(jì)文件名，然后選擇OK即可保存文件。選擇File菜單中的SaveAs項(xiàng)，將出現(xiàn)SaveAs對(duì)話框，如下圖所示：一、可編程邏輯器件的設(shè)計(jì)過(guò)程映射是把設(shè)計(jì)分為多個(gè)適合器件內(nèi)部邏輯資源實(shí)現(xiàn)的邏輯小塊的形式。一、可編程邏輯器件的設(shè)計(jì)過(guò)程一、可編程邏輯器件的設(shè)計(jì)過(guò)程MAX+plusⅡ的設(shè)計(jì)輸入、處理和校驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，可以加快動(dòng)態(tài)調(diào)試，縮短開發(fā)周期。在FileName對(duì)話框內(nèi)輸入設(shè)計(jì)文件名，然后選擇OK即可保存文件。在FileName對(duì)話框內(nèi)輸入設(shè)計(jì)文件名，然后選擇OK即可保存文件。(1)不能進(jìn)行在系統(tǒng)編程(ISP)的CPLD器件和不能在線可重配置(ICR)的FPGA器件，需要編程專用設(shè)備(編程器)完成器件編程。三、MAX+plusⅡ軟件使用三、MAX+plusⅡ軟件使用

1、文件編輯：建立圖形輸入文件1.在File菜單中選擇

New…2.選擇GraphicEditorFile然后按下OK按鈕三、MAX+plusⅡ軟件使用

1、文件編輯：建立圖形輸入文件工作區(qū)域最大化按鈕文本工具對(duì)角線工具圓形工具縮小按鈕放大按鈕關(guān)閉橡皮筋連接功能選擇工具正交線工具與窗口適配弧形工具打開橡皮筋連接功能連接點(diǎn)接/斷圖形編輯器窗口三、MAX+plusⅡ軟件使用

1、文件編輯：建立圖形輸入文件（例:4-bit計(jì)數(shù)器）輸入符號(hào)總線節(jié)點(diǎn)名稱74163符號(hào)輸出符號(hào)連接點(diǎn)輸入管腳名輸出管腳名總線名稱選擇

File菜單中的

SaveAs項(xiàng)，將出現(xiàn)SaveAs對(duì)話框，如下圖所示

：在FileName對(duì)話框內(nèi)輸入設(shè)計(jì)文件名，然后選擇

OK即可保存文件。指定具體的設(shè)計(jì)文件名顯示當(dāng)前文件類型的缺省(Default)擴(kuò)展名。您可從下拉列表中選擇不同的擴(kuò)展名。三、MAX+plusⅡ軟件使用

1、文件編輯：保存文件選擇

File菜單中的

SaveAs項(xiàng)，將出現(xiàn)SaveAs對(duì)話框，如下圖所示

：在FileName對(duì)話框內(nèi)輸入設(shè)計(jì)文件名，然后選擇

OK即可保存文件。指定具體的設(shè)計(jì)文件名顯示當(dāng)前文件類型的缺省(Default)擴(kuò)展名。您可從下拉列表中選擇不同的擴(kuò)展名。三、MAX+plusⅡ軟件使用

1、文件編輯：保存文件三、MAX+plusⅡ軟件使用

2、工程編譯：指定項(xiàng)目名稱在當(dāng)前文件打開的情況下，選擇File菜單中Project中的“SetProjecttoCurrentFile”，建立與當(dāng)前文件同名的工程。如果當(dāng)前沒(méi)有文件打開，則可選擇File菜單中Project中的“Name”，在彈出的對(duì)話框中瀏覽選擇文件，建立與其同名的工程。三、MAX+plusⅡ軟件使用

2、工程編譯：指定項(xiàng)目名稱選擇Assign菜單中的“Device”，在DeviceFamily下拉菜單中選擇“FLEX10K10”系列，列表中的具體器件暫選為“Auto”，確定退出。建議對(duì)工程進(jìn)行兩次綜合布線，第一次只選擇器件而不需設(shè)定引腳，編譯完后再利用系統(tǒng)提供的搜索器(Nodefinder)設(shè)定引腳，這樣既可避免漏定引腳，又使定義引腳操作變得方便且規(guī)范化。選擇MAX+plusⅡ菜單下的“Compiler”，打開編譯器窗口三、MAX+plusⅡ軟件使用

2、仿真：建立一個(gè)仿真的波形文件選擇MAX+plusII菜單下的WaveFormEditer其中最常用的是原理圖輸入方式和硬件描述語(yǔ)言輸入方式兩種。一、可編程邏輯器件的設(shè)計(jì)過(guò)程MAX+PLUSII管理器窗口選擇File菜單中的SaveAs項(xiàng)，將出現(xiàn)SaveAs對(duì)話框，如下圖所示：MAX+plusⅡ系統(tǒng)的核心Compiler(編譯程序)支持Altera公司的MAX3000、MAX7000、MAX9000、FLEX6000、FLEX8000、FLEX10K、FLEX10KA、FLEX10KB、FLEX10KE等PLD系列產(chǎn)品，提供與結(jié)構(gòu)無(wú)關(guān)的PLD設(shè)計(jì)開發(fā)環(huán)境，具有強(qiáng)大的邏輯綜合與優(yōu)化功能，使用戶花費(fèi)最少的時(shí)間完成高效的設(shè)計(jì)。一、可編程邏輯器件的設(shè)計(jì)過(guò)程MAX+PLUSII管理器窗口MAX+plusⅡ支持各種HDL輸入選項(xiàng)，包括VHDL、VerilogHDL和Altera公司的硬件描述語(yǔ)言AHDL。這一接口符合VerilogHDL、VHDL1987和VHDL1993以及其他標(biāo)準(zhǔn)。合并是將模塊化設(shè)計(jì)產(chǎn)生的多個(gè)文件合并為一個(gè)網(wǎng)表文件，并使層次設(shè)計(jì)平面化。您可從下拉列表中選擇不同的擴(kuò)展名。一、可編程邏輯器件的設(shè)計(jì)過(guò)程MAX+plusⅡ的設(shè)計(jì)輸入、處理