第二章-集成邏輯門(mén)-數(shù)字電子技術(shù)基礎(chǔ)-教學(xué)課件

10該與非門(mén)輸出高電平，T5截止該與非門(mén)輸出低電平，T5導(dǎo)通

TTL門(mén)存在的問(wèn)題當(dāng)將兩個(gè)TTL“與非”門(mén)輸出端直接并聯(lián)時(shí)：Vcc→R5→門(mén)1的T4→門(mén)2的T5產(chǎn)生一個(gè)很大的電流產(chǎn)生一個(gè)大電流1.抬高門(mén)2輸出低電平；2.會(huì)因功耗過(guò)大損壞門(mén)器件。注：TTL輸出端不能直接并聯(lián)。問(wèn)題引入10該與非門(mén)輸出高電平，T5截止該與非門(mén)輸出低電平，T5導(dǎo)通1三態(tài)邏輯門(mén)（TSL）集電極開(kāi)路TTL“與非”門(mén)（OC門(mén)）第二節(jié)其它類(lèi)型TTL門(mén)電路三態(tài)邏輯門(mén)（TSL）集電極開(kāi)路TTL“與非”門(mén)（OC門(mén)）第二2TTL與非門(mén)電路（一）OC門(mén)的結(jié)構(gòu)RLVC集電極開(kāi)路與非門(mén)（OC門(mén)）當(dāng)輸入端全為高電平時(shí)，T2、T5導(dǎo)通，輸出F為低電平；輸入端有一個(gè)為低電平時(shí)，T2、T5截止，輸出F高電平接近電源電壓VC。OC門(mén)完成“與非”邏輯功能邏輯符號(hào)：輸出邏輯電平：低電平0.3V高電平為VC（5-30V）ABF第二節(jié)其它類(lèi)型TTL門(mén)電路一、集電極開(kāi)路TTL“與非”門(mén)（OC門(mén)）TTL與非門(mén)電路（一）OC門(mén)的結(jié)構(gòu)RLVC集電極開(kāi)路與3（二）OC門(mén)實(shí)現(xiàn)“線(xiàn)與”邏輯FRLVC相當(dāng)于“與門(mén)”邏輯等效符號(hào)●負(fù)載電阻RL的選擇（自看作考試內(nèi)容）一、集電極開(kāi)路TTL“與非”門(mén)（OC門(mén)）第二節(jié)其它類(lèi)型TTL門(mén)電路（二）OC門(mén)實(shí)現(xiàn)“線(xiàn)與”邏輯FRLVC相當(dāng)于“與門(mén)”邏輯等效4（三）OC門(mén)應(yīng)用--電平轉(zhuǎn)換器OC門(mén)需外接電阻，所以電源VC可以選5V—30V，因此OC門(mén)作為T(mén)TL電路可以和其它不同類(lèi)型不同電平的邏輯電路進(jìn)行連接。TTL電路驅(qū)動(dòng)CMOS電路圖CMOS電源電壓VDD=5V時(shí)，一般的TTL門(mén)可以直接驅(qū)動(dòng)CMOS門(mén)一、集電極開(kāi)路TTL“與非”門(mén)（OC門(mén)）第二節(jié)其它類(lèi)型TTL門(mén)電路CMOS電路的VDD=5V—18V，特別是VDD>VCC時(shí)，必須選用集電極開(kāi)路（OC門(mén)）TTL電路（三）OC門(mén)應(yīng)用--電平轉(zhuǎn)換器OC門(mén)需外接電阻，所以電源V5應(yīng)用實(shí)例分別用TTL“與非”門(mén)和OC門(mén)，實(shí)現(xiàn)函數(shù)畫(huà)出邏輯電路圖。解：請(qǐng)同學(xué)畫(huà)出實(shí)現(xiàn)電路！第二章集成邏輯門(mén)應(yīng)用實(shí)例分別用TTL“與非”門(mén)和OC門(mén)，實(shí)現(xiàn)函數(shù)畫(huà)出邏輯電路6二、三態(tài)邏輯門(mén)（TSL）第二節(jié)其它類(lèi)型TTL門(mén)電路（一）

三態(tài)門(mén)工作原理非門(mén)，是三態(tài)門(mén)的狀態(tài)控制部分E使能端六管TTL與非門(mén)增加部分當(dāng)E=0時(shí)，T4輸出高電平VC=1，D2截止，此時(shí)后面電路執(zhí)行正常與非功能F=AB；101V1VT6、T7、T9、T10均截止Z第二章集成邏輯門(mén)除具有TTL“與非”門(mén)輸出高、低電平狀態(tài)外，還有第三種輸出狀態(tài)—高阻狀態(tài)，又稱(chēng)禁止態(tài)或失效態(tài)二、三態(tài)邏輯門(mén)（TSL）第二節(jié)其它類(lèi)型TTL門(mén)電路（一）7當(dāng)E=1時(shí)，輸出F端處于高阻狀態(tài)記為Z。二、三態(tài)邏輯門(mén)（TSL）第二節(jié)其它類(lèi)型TTL門(mén)電路（一）

三態(tài)門(mén)工作原理當(dāng)E=0時(shí)，T4輸出高電平VC=1，D2截止，此時(shí)后面電路執(zhí)行正常與非功能F=AB；第二章集成邏輯門(mén)邏輯功能邏輯符號(hào)FABE當(dāng)E=1時(shí)，輸出F端處于高阻狀態(tài)記為Z。二、三態(tài)邏輯門(mén)8常用的還有高電平使能的三態(tài)門(mén)。ABFE二、三態(tài)邏輯門(mén)（TSL）第二節(jié)其它類(lèi)型TTL門(mén)電路（一）

三態(tài)門(mén)工作原理邏輯功能邏輯符號(hào)常用的還有高電平使能的三態(tài)門(mén)。ABFE二、三態(tài)邏輯門(mén)（TS9第二節(jié)其它類(lèi)型TTL門(mén)電路二、三態(tài)邏輯門(mén)（TSL）第二章集成邏輯門(mén)（二）三態(tài)門(mén)的應(yīng)用1.三態(tài)門(mén)廣泛用于數(shù)據(jù)總線(xiàn)結(jié)構(gòu)任何時(shí)刻只能有一個(gè)控制端有效，即只有一個(gè)門(mén)處于數(shù)據(jù)傳輸，其它門(mén)處于禁止?fàn)顟B(tài)?？偩€(xiàn)第二節(jié)其它類(lèi)型TTL門(mén)電路二、三態(tài)邏輯門(mén)（TSL）第二章10第二節(jié)其它類(lèi)型TTL門(mén)電路二、三態(tài)邏輯門(mén)（TSL）第二章集成邏輯門(mén)（二）三態(tài)門(mén)的應(yīng)用2.雙向傳輸當(dāng)E=0時(shí)，門(mén)1工作，門(mén)2禁止，數(shù)據(jù)從A送到B；E=1時(shí)，門(mén)1禁止，門(mén)2工作，數(shù)據(jù)從B送到A。第二節(jié)其它類(lèi)型TTL門(mén)電路二、三態(tài)邏輯門(mén)（TSL）第二章11ECL“或/或非”門(mén)電路ECL門(mén)的主要優(yōu)缺點(diǎn)第三節(jié)ECL集成邏輯門(mén)ECL“或/或非”門(mén)電路ECL門(mén)的主要優(yōu)缺點(diǎn)第三節(jié)ECL12一、ECL“或/或非”門(mén)電路第二章集成邏輯門(mén)第三節(jié)ECL集成邏輯門(mén)輸入級(jí)輸出級(jí)同時(shí)實(shí)現(xiàn)或/或非邏輯功能，為非飽和型電路基準(zhǔn)電源--為T(mén)4管提供參考電壓VBB。選定VBB=-1.2V一、ECL“或/或非”門(mén)電路第二章集成邏輯門(mén)第三節(jié)13邏輯符號(hào)邏輯表達(dá)式優(yōu)點(diǎn)1.開(kāi)關(guān)速度高2.邏輯功能強(qiáng)3.負(fù)載能力強(qiáng)缺點(diǎn)1.功耗較大2.抗干擾能力差：邏輯擺幅為0.8V左右，噪聲容限VN一般約300mV互補(bǔ)輸出端“或/或非”，且采用射極開(kāi)路形式，實(shí)現(xiàn)輸出變量的“線(xiàn)或”操作第三節(jié)ECL集成邏輯門(mén)一、ECL“或/或非”門(mén)電路邏邏優(yōu)點(diǎn)1.開(kāi)關(guān)速度高2.邏輯功能強(qiáng)3.負(fù)載14I2L基本單元電路I2L門(mén)電路I2L的主要優(yōu)缺點(diǎn)第四節(jié)I2L集成邏輯門(mén)I2L基本單元電路I2L門(mén)電路I2L的主要優(yōu)缺點(diǎn)第四節(jié)15

電路的組成射極加正電壓VE，構(gòu)成恒流源I0I0多集電極晶體管T2，C1、C2、C3之間相互隔離T2的驅(qū)動(dòng)電流是由T1射極注入的，故有注入邏輯工作原理1.當(dāng)VA=0.1V低電平時(shí)，T2截止，I0從輸入端A流出，C1、C2和C3輸出高電平2.當(dāng)A開(kāi)路（相當(dāng)于輸入高電平）時(shí)，I0流入T2的基極，T2飽和導(dǎo)通，C1、C2和C3輸出低電平。邏輯符號(hào)A--輸入C1、C2和C3--輸出電路的任何一個(gè)輸出與輸入之間都是“非”邏輯關(guān)系電路可簡(jiǎn)化為：第四節(jié)I2L集成邏輯門(mén)一、I2L基本單元電路電路的組成射極加正電壓VE，構(gòu)成恒流源I0I0多集電極16（一）“與”門(mén)線(xiàn)與邏輯功能：F=AB第四節(jié)I2L集成邏輯門(mén)二、I2L門(mén)電路

（一）“與”門(mén)線(xiàn)與邏輯功能：F=AB第四節(jié)I2L集成17（二）“與或非”門(mén)VE用輸入變量來(lái)代替邏輯功能：二、I2L門(mén)電路第四節(jié)I2L集成邏輯門(mén)（二）“與或非”門(mén)VE用輸入變量來(lái)代替邏輯功能：二、I218優(yōu)點(diǎn)1.集成度高2.功耗小3.電源電壓范圍寬4.品質(zhì)因素最佳5.生產(chǎn)工藝簡(jiǎn)單電流在1nA～1mA范圍內(nèi)均能正常工作。I2L的品質(zhì)因數(shù)只有（0.1～1）pJ/門(mén)。缺點(diǎn)1.開(kāi)關(guān)速度低2.噪聲容限低I2L的邏輯擺幅僅700mV左右，比ECL還低，但其內(nèi)部噪聲小，因此電路能正常工作。3.多塊一起使用時(shí)，由于各管子輸入特性的離散性，基極電流分配會(huì)出現(xiàn)不均的現(xiàn)象，嚴(yán)重時(shí)電路無(wú)法正常工作。M=P（功率）·tpd（速度），它表示門(mén)電路性能的優(yōu)劣，單位是皮焦(pJ)。第四節(jié)I2L集成邏輯門(mén)三、I2L的主要優(yōu)缺點(diǎn)優(yōu)點(diǎn)1.集成度高2.功耗小3.電源電壓范圍寬4.19NMOS反相器NMOS門(mén)電路CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)NMOS反相器NMOS門(mén)電路CMOS門(mén)電路第五節(jié)MOS集20MOS管的開(kāi)關(guān)特性數(shù)字邏輯電路中的MOS管均是增強(qiáng)型MOS管，它具有以下特點(diǎn)：當(dāng)|UGS|>|UT|時(shí)，管子導(dǎo)通，導(dǎo)通電阻很小，相當(dāng)于開(kāi)關(guān)閉合

當(dāng)|UGS|<|UT|時(shí)，管子截止，相當(dāng)于開(kāi)關(guān)斷開(kāi)NMOS反相器設(shè)電源電壓VDD=10V，開(kāi)啟電壓VT1=VT2=2V1.A輸入高電平VIH=8V2.A輸入低電平VIL=0.3V時(shí)，電路執(zhí)行邏輯非功能工作管負(fù)載管T1、T2均導(dǎo)通，輸出為低電平VOL

≈0.3V;T1截止T2導(dǎo)通，電路輸出高電平VOH=VDD

-VT2=8V。第五節(jié)MOS集成邏輯門(mén)一、NMOS反相器MOS管的開(kāi)關(guān)特性數(shù)字邏輯電路中的MOS管均是增強(qiáng)型M21第二章集成邏輯門(mén)第五節(jié)MOS集成邏輯門(mén)（一）

NMOS與非門(mén)工作管串聯(lián)負(fù)載管工作原理：T1和T2都導(dǎo)通，輸出低電平;2.當(dāng)輸出端有一個(gè)為低電平時(shí)，與低電平相連的驅(qū)動(dòng)管就截止，輸出高電平。電路“與非”邏輯功能：注：增加扇入，只增加串聯(lián)驅(qū)動(dòng)管的個(gè)數(shù)，但扇入不宜過(guò)多，一般不超過(guò)3。11通通01.當(dāng)兩個(gè)輸入端A和B均為高電平時(shí)01止通1二、NMOS門(mén)電路第二章集成邏輯門(mén)第五節(jié)MOS集成邏輯門(mén)（一）N22第二章集成邏輯門(mén)第五節(jié)MOS集成邏輯門(mén)(一）CMOS反相器PMOSNMOS襯底與漏源間的PN結(jié)始終處于反偏，NMOS管的襯底總是接到電路的最低電位，PMOS管的襯底總是接到電路的最高電位柵極相連做輸入端漏極相連做輸出端電源電壓VDD＞VT1+|VT2|，VDD適用范圍較大可在3～18V，VT1--NMOS的開(kāi)啟電壓VT2--PMOS的開(kāi)啟電壓工作原理：1.輸入為低電平VIL=0V時(shí)VGS1＜VT1T1管截止|VGS2|＞VT2電路中電流近似為零（忽略T1的截止漏電流）,VDD主要降落在T1上，輸出為高電平VOH≈VDDT2導(dǎo)通2.輸入為高電平VIH=VDD時(shí)，T1通T2止，VDD主要降在T2上，輸出為低電平VOL≈0V。實(shí)現(xiàn)邏輯“非”功能三、CMOS電路第二章集成邏輯門(mén)第五節(jié)MOS集成邏輯門(mén)(一）CM23三、CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)(二）CMOS傳輸門(mén)柵極控制電壓為互補(bǔ)信號(hào)，如C=0，C=VDD工作原理：當(dāng)C=0V，C=VDD時(shí)TN和TP均截止，VI由0～VDD變化時(shí)，傳輸門(mén)呈現(xiàn)高阻狀態(tài)，相當(dāng)于開(kāi)關(guān)斷開(kāi)，CL上的電平保持不變，這種狀態(tài)稱(chēng)為傳輸門(mén)保存信息。三、CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)(二）CMOS24三、CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)(二）CMOS傳輸門(mén)當(dāng)C=VDD，C=0V時(shí)，VI在VT～VDD范圍變化時(shí)，TP導(dǎo)通。即VI在0～VDD范圍變化時(shí)，TN、TP中至少有一只管子導(dǎo)通，使VO=VI，這相當(dāng)于開(kāi)關(guān)接通，這種狀態(tài)稱(chēng)為傳輸門(mén)傳輸信息。VI由0～（VDD-VT）范圍變化時(shí)，TN導(dǎo)通。三、CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)(二）CMOS25第二章集成邏輯門(mén)三、CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)(二）CMOS傳輸門(mén)工作原理：1.當(dāng)C為低電平時(shí)，TN、TP截止傳輸門(mén)相當(dāng)于開(kāi)關(guān)斷開(kāi)，傳輸門(mén)保存信息。2.當(dāng)C為高電平時(shí)，TN、TP中至少有一只管子導(dǎo)通，使VO=VI，這相當(dāng)于開(kāi)關(guān)接通，傳輸門(mén)傳輸信息。由此可見(jiàn)傳輸門(mén)相當(dāng)于一個(gè)理想的開(kāi)關(guān)，且是一個(gè)雙向開(kāi)關(guān)。邏輯符號(hào)輸入輸出門(mén)控制信號(hào)第二章集成邏輯門(mén)三、CMOS門(mén)電路第五節(jié)MOS集成26第二章集成邏輯門(mén)三、CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)(二）CMOS模擬開(kāi)關(guān)電路圖控制模擬信號(hào)傳輸?shù)囊环N電子開(kāi)關(guān)，通與斷是由數(shù)字信號(hào)控制的反相器的輸入和輸出提供傳輸門(mén)兩個(gè)反相控制信號(hào)（C和C）傳輸門(mén)1.電路結(jié)構(gòu)2.邏輯符號(hào)邏輯符號(hào)第二章集成邏輯門(mén)三、CMOS門(mén)電路第五節(jié)MOS集成27（四）CMOS門(mén)電路1.與非門(mén)二輸入“與非”門(mén)電路結(jié)構(gòu)如圖當(dāng)A和B為高電平時(shí):1兩個(gè)串聯(lián)的NMOST1、T2通通止止0101通止通1止當(dāng)A和B有一個(gè)或一個(gè)以上為低電平時(shí):電路輸出高電平輸出低電平電路實(shí)現(xiàn)“與非”邏輯功能第五節(jié)MOS集成邏輯門(mén)兩個(gè)并聯(lián)的PMOS管T3、T4每個(gè)輸入端與一個(gè)NMOS管和一個(gè)PMOS管的柵極相連（四）CMOS門(mén)電路1.與非門(mén)二輸入“與非”門(mén)電路結(jié)構(gòu)如28第五節(jié)MOS集成邏輯門(mén)2.“異或”門(mén)由三個(gè)CMOS反相器和一個(gè)CMOS傳輸門(mén)組成傳輸門(mén)的控制信號(hào)A、A當(dāng)A=B=0時(shí)00110TG斷開(kāi)，則C=B=1，F(xiàn)=C=0。TG斷開(kāi)當(dāng)A=B=1時(shí)，11TG接通110TG接通，C=B=1，反相器2的兩只MOS管都截止，輸出F=0。輸入端A和B相同得：輸入端A和B相同，輸出F=0（四）CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)2.“異或”門(mén)由三個(gè)CMOS反相292.“異或”門(mén)輸入端A和B不同當(dāng)A=1，B=0時(shí)10TG導(dǎo)通001輸出F=1當(dāng)A=0，B=1時(shí)01TG斷開(kāi)101輸出F=1得：輸入端A和B不同，輸出F=1（四）CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)2.“異或”門(mén)輸入端A和B不同當(dāng)A=1，B=0302.“異或”門(mén)輸入端A和B不同輸出F=1輸入端A和B相同輸出F=0由此可知：該電路實(shí)現(xiàn)的是“異或”的邏輯功能。（四）CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)2.“異或”門(mén)輸入端A和B不同輸出F=1輸入端A和31四、CMOS電路的特點(diǎn)1.功耗?。篊MOS門(mén)工作時(shí)，總是一管導(dǎo)通另一管截止，因而幾乎不由電源吸取電流其功耗極小;2.CMOS集成電路功耗低內(nèi)部發(fā)熱量小，集成度可大大提高;3.抗幅射能力強(qiáng)，MOS管是多數(shù)載流子工作，射線(xiàn)輻射對(duì)多數(shù)載流子濃度影響不大;4.電壓范圍寬：CMOS門(mén)電路輸出高電平VOH≈VDD，低電平VOL≈0V;5.輸出驅(qū)動(dòng)電流比較大：扇出能力較大，一般可以大于50;6.在使用和存放時(shí)應(yīng)注意靜電屏蔽，焊接時(shí)電烙鐵應(yīng)接地良好.第五節(jié)MOS集成邏輯門(mén)四、CMOS電路的特點(diǎn)1.功耗?。篊MOS門(mén)工作時(shí)，總是一32M分析方法有兩種：1.直接根據(jù)電路的連接情況來(lái)判斷。F2與M、A、B有關(guān)：只要M為高電平或A和B全為高電平時(shí)，輸出為低電平；而當(dāng)M為低電平且A和B中有一個(gè)為低電平時(shí)，輸出為高電平應(yīng)用實(shí)例M分析方法有兩種：1.直接根據(jù)電路的連接情況來(lái)判斷。F233M1.直接根據(jù)電路的連接情況來(lái)判斷。應(yīng)用實(shí)例得：M1.直接根據(jù)電路的連接情況來(lái)判斷。應(yīng)用實(shí)例得：342.列真值表法由于電路只有兩個(gè)輸入端，輸入端較少，因此可以按AB的不同取值來(lái)分析輸出F2的取值，從而列出真值表，寫(xiě)出輸出表達(dá)式。0010當(dāng)A=B=0時(shí)，F(xiàn)2=0應(yīng)用實(shí)例2.列真值表法0010當(dāng)A=B=0時(shí)，F(xiàn)2=0應(yīng)用實(shí)例352.列真值表法1001當(dāng)A=B=0時(shí)，F(xiàn)2=0當(dāng)A=0B=1時(shí)，F(xiàn)2=1當(dāng)A=1B=0時(shí)，F(xiàn)2=1當(dāng)A=1B=1時(shí)，F(xiàn)2=0應(yīng)用實(shí)例2.列真值表法1001當(dāng)A=B=0時(shí)，F(xiàn)2=0當(dāng)A=036第六節(jié)接口問(wèn)題TTL與CMOS接口CMOS與TTL接口第六節(jié)接口問(wèn)題TTL與CMOS接口CMOS與TTL接口37CMOS同TTL電源電壓相同都為5V，則兩種門(mén)可直接連接。提高TTL門(mén)電路的輸出高電平，阻值由幾百到幾千歐姆注：TTL門(mén)電路高電平典型值只有3.4V，CMOS電路的輸入高電平要求高于3.5V。因此在TTL門(mén)電路輸出端與電源之間接一電阻Rx第六節(jié)接口問(wèn)題一、TTL與CMOS接口

CMOS同TTL電源電壓相同都為5V，則兩種門(mén)可直接連接。提38CMOS門(mén)的驅(qū)動(dòng)能力不適應(yīng)TTL門(mén)的要求，可采用專(zhuān)用的CMOS—TTL電平轉(zhuǎn)換器當(dāng)用CMOS驅(qū)動(dòng)TTL時(shí)轉(zhuǎn)換器第六節(jié)接口問(wèn)題二、CMOS與TTL接口CMOS門(mén)的驅(qū)動(dòng)能力不適應(yīng)TTL門(mén)的要求，可采用專(zhuān)用的CMO39小結(jié)LogicfamilyBipolarMOSRTLDTLECLTTLI2LPMOSCMOSNMOS小結(jié)LogicfamilyBipolarMOSRTL402-32-52-212-23

2-92-102-122-142-182-20

思考題：2-62-15作業(yè)2-32-52-212-23

2-92-104110該與非門(mén)輸出高電平，T5截止該與非門(mén)輸出低電平，T5導(dǎo)通

TTL門(mén)存在的問(wèn)題當(dāng)將兩個(gè)TTL“與非”門(mén)輸出端直接并聯(lián)時(shí)：Vcc→R5→門(mén)1的T4→門(mén)2的T5產(chǎn)生一個(gè)很大的電流產(chǎn)生一個(gè)大電流1.抬高門(mén)2輸出低電平；2.會(huì)因功耗過(guò)大損壞門(mén)器件。注：TTL輸出端不能直接并聯(lián)。問(wèn)題引入10該與非門(mén)輸出高電平，T5截止該與非門(mén)輸出低電平，T5導(dǎo)通42三態(tài)邏輯門(mén)（TSL）集電極開(kāi)路TTL“與非”門(mén)（OC門(mén)）第二節(jié)其它類(lèi)型TTL門(mén)電路三態(tài)邏輯門(mén)（TSL）集電極開(kāi)路TTL“與非”門(mén)（OC門(mén)）第二43TTL與非門(mén)電路（一）OC門(mén)的結(jié)構(gòu)RLVC集電極開(kāi)路與非門(mén)（OC門(mén)）當(dāng)輸入端全為高電平時(shí)，T2、T5導(dǎo)通，輸出F為低電平；輸入端有一個(gè)為低電平時(shí)，T2、T5截止，輸出F高電平接近電源電壓VC。OC門(mén)完成“與非”邏輯功能邏輯符號(hào)：輸出邏輯電平：低電平0.3V高電平為VC（5-30V）ABF第二節(jié)其它類(lèi)型TTL門(mén)電路一、集電極開(kāi)路TTL“與非”門(mén)（OC門(mén)）TTL與非門(mén)電路（一）OC門(mén)的結(jié)構(gòu)RLVC集電極開(kāi)路與44（二）OC門(mén)實(shí)現(xiàn)“線(xiàn)與”邏輯FRLVC相當(dāng)于“與門(mén)”邏輯等效符號(hào)●負(fù)載電阻RL的選擇（自看作考試內(nèi)容）一、集電極開(kāi)路TTL“與非”門(mén)（OC門(mén)）第二節(jié)其它類(lèi)型TTL門(mén)電路（二）OC門(mén)實(shí)現(xiàn)“線(xiàn)與”邏輯FRLVC相當(dāng)于“與門(mén)”邏輯等效45（三）OC門(mén)應(yīng)用--電平轉(zhuǎn)換器OC門(mén)需外接電阻，所以電源VC可以選5V—30V，因此OC門(mén)作為T(mén)TL電路可以和其它不同類(lèi)型不同電平的邏輯電路進(jìn)行連接。TTL電路驅(qū)動(dòng)CMOS電路圖CMOS電源電壓VDD=5V時(shí)，一般的TTL門(mén)可以直接驅(qū)動(dòng)CMOS門(mén)一、集電極開(kāi)路TTL“與非”門(mén)（OC門(mén)）第二節(jié)其它類(lèi)型TTL門(mén)電路CMOS電路的VDD=5V—18V，特別是VDD>VCC時(shí)，必須選用集電極開(kāi)路（OC門(mén)）TTL電路（三）OC門(mén)應(yīng)用--電平轉(zhuǎn)換器OC門(mén)需外接電阻，所以電源V46應(yīng)用實(shí)例分別用TTL“與非”門(mén)和OC門(mén)，實(shí)現(xiàn)函數(shù)畫(huà)出邏輯電路圖。解：請(qǐng)同學(xué)畫(huà)出實(shí)現(xiàn)電路！第二章集成邏輯門(mén)應(yīng)用實(shí)例分別用TTL“與非”門(mén)和OC門(mén)，實(shí)現(xiàn)函數(shù)畫(huà)出邏輯電路47二、三態(tài)邏輯門(mén)（TSL）第二節(jié)其它類(lèi)型TTL門(mén)電路（一）

三態(tài)門(mén)工作原理非門(mén)，是三態(tài)門(mén)的狀態(tài)控制部分E使能端六管TTL與非門(mén)增加部分當(dāng)E=0時(shí)，T4輸出高電平VC=1，D2截止，此時(shí)后面電路執(zhí)行正常與非功能F=AB；101V1VT6、T7、T9、T10均截止Z第二章集成邏輯門(mén)除具有TTL“與非”門(mén)輸出高、低電平狀態(tài)外，還有第三種輸出狀態(tài)—高阻狀態(tài)，又稱(chēng)禁止態(tài)或失效態(tài)二、三態(tài)邏輯門(mén)（TSL）第二節(jié)其它類(lèi)型TTL門(mén)電路（一）48當(dāng)E=1時(shí)，輸出F端處于高阻狀態(tài)記為Z。二、三態(tài)邏輯門(mén)（TSL）第二節(jié)其它類(lèi)型TTL門(mén)電路（一）

三態(tài)門(mén)工作原理當(dāng)E=0時(shí)，T4輸出高電平VC=1，D2截止，此時(shí)后面電路執(zhí)行正常與非功能F=AB；第二章集成邏輯門(mén)邏輯功能邏輯符號(hào)FABE當(dāng)E=1時(shí)，輸出F端處于高阻狀態(tài)記為Z。二、三態(tài)邏輯門(mén)49常用的還有高電平使能的三態(tài)門(mén)。ABFE二、三態(tài)邏輯門(mén)（TSL）第二節(jié)其它類(lèi)型TTL門(mén)電路（一）

三態(tài)門(mén)工作原理邏輯功能邏輯符號(hào)常用的還有高電平使能的三態(tài)門(mén)。ABFE二、三態(tài)邏輯門(mén)（TS50第二節(jié)其它類(lèi)型TTL門(mén)電路二、三態(tài)邏輯門(mén)（TSL）第二章集成邏輯門(mén)（二）三態(tài)門(mén)的應(yīng)用1.三態(tài)門(mén)廣泛用于數(shù)據(jù)總線(xiàn)結(jié)構(gòu)任何時(shí)刻只能有一個(gè)控制端有效，即只有一個(gè)門(mén)處于數(shù)據(jù)傳輸，其它門(mén)處于禁止?fàn)顟B(tài)?？偩€(xiàn)第二節(jié)其它類(lèi)型TTL門(mén)電路二、三態(tài)邏輯門(mén)（TSL）第二章51第二節(jié)其它類(lèi)型TTL門(mén)電路二、三態(tài)邏輯門(mén)（TSL）第二章集成邏輯門(mén)（二）三態(tài)門(mén)的應(yīng)用2.雙向傳輸當(dāng)E=0時(shí)，門(mén)1工作，門(mén)2禁止，數(shù)據(jù)從A送到B；E=1時(shí)，門(mén)1禁止，門(mén)2工作，數(shù)據(jù)從B送到A。第二節(jié)其它類(lèi)型TTL門(mén)電路二、三態(tài)邏輯門(mén)（TSL）第二章52ECL“或/或非”門(mén)電路ECL門(mén)的主要優(yōu)缺點(diǎn)第三節(jié)ECL集成邏輯門(mén)ECL“或/或非”門(mén)電路ECL門(mén)的主要優(yōu)缺點(diǎn)第三節(jié)ECL53一、ECL“或/或非”門(mén)電路第二章集成邏輯門(mén)第三節(jié)ECL集成邏輯門(mén)輸入級(jí)輸出級(jí)同時(shí)實(shí)現(xiàn)或/或非邏輯功能，為非飽和型電路基準(zhǔn)電源--為T(mén)4管提供參考電壓VBB。選定VBB=-1.2V一、ECL“或/或非”門(mén)電路第二章集成邏輯門(mén)第三節(jié)54邏輯符號(hào)邏輯表達(dá)式優(yōu)點(diǎn)1.開(kāi)關(guān)速度高2.邏輯功能強(qiáng)3.負(fù)載能力強(qiáng)缺點(diǎn)1.功耗較大2.抗干擾能力差：邏輯擺幅為0.8V左右，噪聲容限VN一般約300mV互補(bǔ)輸出端“或/或非”，且采用射極開(kāi)路形式，實(shí)現(xiàn)輸出變量的“線(xiàn)或”操作第三節(jié)ECL集成邏輯門(mén)一、ECL“或/或非”門(mén)電路邏邏優(yōu)點(diǎn)1.開(kāi)關(guān)速度高2.邏輯功能強(qiáng)3.負(fù)載55I2L基本單元電路I2L門(mén)電路I2L的主要優(yōu)缺點(diǎn)第四節(jié)I2L集成邏輯門(mén)I2L基本單元電路I2L門(mén)電路I2L的主要優(yōu)缺點(diǎn)第四節(jié)56

電路的組成射極加正電壓VE，構(gòu)成恒流源I0I0多集電極晶體管T2，C1、C2、C3之間相互隔離T2的驅(qū)動(dòng)電流是由T1射極注入的，故有注入邏輯工作原理1.當(dāng)VA=0.1V低電平時(shí)，T2截止，I0從輸入端A流出，C1、C2和C3輸出高電平2.當(dāng)A開(kāi)路（相當(dāng)于輸入高電平）時(shí)，I0流入T2的基極，T2飽和導(dǎo)通，C1、C2和C3輸出低電平。邏輯符號(hào)A--輸入C1、C2和C3--輸出電路的任何一個(gè)輸出與輸入之間都是“非”邏輯關(guān)系電路可簡(jiǎn)化為：第四節(jié)I2L集成邏輯門(mén)一、I2L基本單元電路電路的組成射極加正電壓VE，構(gòu)成恒流源I0I0多集電極57（一）“與”門(mén)線(xiàn)與邏輯功能：F=AB第四節(jié)I2L集成邏輯門(mén)二、I2L門(mén)電路

（一）“與”門(mén)線(xiàn)與邏輯功能：F=AB第四節(jié)I2L集成58（二）“與或非”門(mén)VE用輸入變量來(lái)代替邏輯功能：二、I2L門(mén)電路第四節(jié)I2L集成邏輯門(mén)（二）“與或非”門(mén)VE用輸入變量來(lái)代替邏輯功能：二、I259優(yōu)點(diǎn)1.集成度高2.功耗小3.電源電壓范圍寬4.品質(zhì)因素最佳5.生產(chǎn)工藝簡(jiǎn)單電流在1nA～1mA范圍內(nèi)均能正常工作。I2L的品質(zhì)因數(shù)只有（0.1～1）pJ/門(mén)。缺點(diǎn)1.開(kāi)關(guān)速度低2.噪聲容限低I2L的邏輯擺幅僅700mV左右，比ECL還低，但其內(nèi)部噪聲小，因此電路能正常工作。3.多塊一起使用時(shí)，由于各管子輸入特性的離散性，基極電流分配會(huì)出現(xiàn)不均的現(xiàn)象，嚴(yán)重時(shí)電路無(wú)法正常工作。M=P（功率）·tpd（速度），它表示門(mén)電路性能的優(yōu)劣，單位是皮焦(pJ)。第四節(jié)I2L集成邏輯門(mén)三、I2L的主要優(yōu)缺點(diǎn)優(yōu)點(diǎn)1.集成度高2.功耗小3.電源電壓范圍寬4.60NMOS反相器NMOS門(mén)電路CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)NMOS反相器NMOS門(mén)電路CMOS門(mén)電路第五節(jié)MOS集61MOS管的開(kāi)關(guān)特性數(shù)字邏輯電路中的MOS管均是增強(qiáng)型MOS管，它具有以下特點(diǎn)：當(dāng)|UGS|>|UT|時(shí)，管子導(dǎo)通，導(dǎo)通電阻很小，相當(dāng)于開(kāi)關(guān)閉合

當(dāng)|UGS|<|UT|時(shí)，管子截止，相當(dāng)于開(kāi)關(guān)斷開(kāi)NMOS反相器設(shè)電源電壓VDD=10V，開(kāi)啟電壓VT1=VT2=2V1.A輸入高電平VIH=8V2.A輸入低電平VIL=0.3V時(shí)，電路執(zhí)行邏輯非功能工作管負(fù)載管T1、T2均導(dǎo)通，輸出為低電平VOL

≈0.3V;T1截止T2導(dǎo)通，電路輸出高電平VOH=VDD

-VT2=8V。第五節(jié)MOS集成邏輯門(mén)一、NMOS反相器MOS管的開(kāi)關(guān)特性數(shù)字邏輯電路中的MOS管均是增強(qiáng)型M62第二章集成邏輯門(mén)第五節(jié)MOS集成邏輯門(mén)（一）

NMOS與非門(mén)工作管串聯(lián)負(fù)載管工作原理：T1和T2都導(dǎo)通，輸出低電平;2.當(dāng)輸出端有一個(gè)為低電平時(shí)，與低電平相連的驅(qū)動(dòng)管就截止，輸出高電平。電路“與非”邏輯功能：注：增加扇入，只增加串聯(lián)驅(qū)動(dòng)管的個(gè)數(shù)，但扇入不宜過(guò)多，一般不超過(guò)3。11通通01.當(dāng)兩個(gè)輸入端A和B均為高電平時(shí)01止通1二、NMOS門(mén)電路第二章集成邏輯門(mén)第五節(jié)MOS集成邏輯門(mén)（一）N63第二章集成邏輯門(mén)第五節(jié)MOS集成邏輯門(mén)(一）CMOS反相器PMOSNMOS襯底與漏源間的PN結(jié)始終處于反偏，NMOS管的襯底總是接到電路的最低電位，PMOS管的襯底總是接到電路的最高電位柵極相連做輸入端漏極相連做輸出端電源電壓VDD＞VT1+|VT2|，VDD適用范圍較大可在3～18V，VT1--NMOS的開(kāi)啟電壓VT2--PMOS的開(kāi)啟電壓工作原理：1.輸入為低電平VIL=0V時(shí)VGS1＜VT1T1管截止|VGS2|＞VT2電路中電流近似為零（忽略T1的截止漏電流）,VDD主要降落在T1上，輸出為高電平VOH≈VDDT2導(dǎo)通2.輸入為高電平VIH=VDD時(shí)，T1通T2止，VDD主要降在T2上，輸出為低電平VOL≈0V。實(shí)現(xiàn)邏輯“非”功能三、CMOS電路第二章集成邏輯門(mén)第五節(jié)MOS集成邏輯門(mén)(一）CM64三、CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)(二）CMOS傳輸門(mén)柵極控制電壓為互補(bǔ)信號(hào)，如C=0，C=VDD工作原理：當(dāng)C=0V，C=VDD時(shí)TN和TP均截止，VI由0～VDD變化時(shí)，傳輸門(mén)呈現(xiàn)高阻狀態(tài)，相當(dāng)于開(kāi)關(guān)斷開(kāi)，CL上的電平保持不變，這種狀態(tài)稱(chēng)為傳輸門(mén)保存信息。三、CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)(二）CMOS65三、CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)(二）CMOS傳輸門(mén)當(dāng)C=VDD，C=0V時(shí)，VI在VT～VDD范圍變化時(shí)，TP導(dǎo)通。即VI在0～VDD范圍變化時(shí)，TN、TP中至少有一只管子導(dǎo)通，使VO=VI，這相當(dāng)于開(kāi)關(guān)接通，這種狀態(tài)稱(chēng)為傳輸門(mén)傳輸信息。VI由0～（VDD-VT）范圍變化時(shí)，TN導(dǎo)通。三、CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)(二）CMOS66第二章集成邏輯門(mén)三、CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)(二）CMOS傳輸門(mén)工作原理：1.當(dāng)C為低電平時(shí)，TN、TP截止傳輸門(mén)相當(dāng)于開(kāi)關(guān)斷開(kāi)，傳輸門(mén)保存信息。2.當(dāng)C為高電平時(shí)，TN、TP中至少有一只管子導(dǎo)通，使VO=VI，這相當(dāng)于開(kāi)關(guān)接通，傳輸門(mén)傳輸信息。由此可見(jiàn)傳輸門(mén)相當(dāng)于一個(gè)理想的開(kāi)關(guān)，且是一個(gè)雙向開(kāi)關(guān)。邏輯符號(hào)輸入輸出門(mén)控制信號(hào)第二章集成邏輯門(mén)三、CMOS門(mén)電路第五節(jié)MOS集成67第二章集成邏輯門(mén)三、CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)(二）CMOS模擬開(kāi)關(guān)電路圖控制模擬信號(hào)傳輸?shù)囊环N電子開(kāi)關(guān)，通與斷是由數(shù)字信號(hào)控制的反相器的輸入和輸出提供傳輸門(mén)兩個(gè)反相控制信號(hào)（C和C）傳輸門(mén)1.電路結(jié)構(gòu)2.邏輯符號(hào)邏輯符號(hào)第二章集成邏輯門(mén)三、CMOS門(mén)電路第五節(jié)MOS集成68（四）CMOS門(mén)電路1.與非門(mén)二輸入“與非”門(mén)電路結(jié)構(gòu)如圖當(dāng)A和B為高電平時(shí):1兩個(gè)串聯(lián)的NMOST1、T2通通止止0101通止通1止當(dāng)A和B有一個(gè)或一個(gè)以上為低電平時(shí):電路輸出高電平輸出低電平電路實(shí)現(xiàn)“與非”邏輯功能第五節(jié)MOS集成邏輯門(mén)兩個(gè)并聯(lián)的PMOS管T3、T4每個(gè)輸入端與一個(gè)NMOS管和一個(gè)PMOS管的柵極相連（四）CMOS門(mén)電路1.與非門(mén)二輸入“與非”門(mén)電路結(jié)構(gòu)如69第五節(jié)MOS集成邏輯門(mén)2.“異或”門(mén)由三個(gè)CMOS反相器和一個(gè)CMOS傳輸門(mén)組成傳輸門(mén)的控制信號(hào)A、A當(dāng)A=B=0時(shí)00110TG斷開(kāi)，則C=B=1，F(xiàn)=C=0。TG斷開(kāi)當(dāng)A=B=1時(shí)，11TG接通110TG接通，C=B=1，反相器2的兩只MOS管都截止，輸出F=0。輸入端A和B相同得：輸入端A和B相同，輸出F=0（四）CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)2.“異或”門(mén)由三個(gè)CMOS反相702.“異或”門(mén)輸入端A和B不同當(dāng)A=1，B=0時(shí)10TG導(dǎo)通001輸出F=1當(dāng)A=0，B=1時(shí)01TG斷開(kāi)101輸出F=1得：輸入端A和B不同，輸出F=1（四）CMOS門(mén)電路第五節(jié)MOS集成邏輯門(mén)2.“異或”門(mén)輸入端A和B不同當(dāng)A