高效狀態(tài)機設(shè)計

FPGA/CPLD應(yīng)用技術(shù)溫國忠、余菲、曾啟明晏凱、劉俐高效狀態(tài)機設(shè)計溫國忠副教授

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電話要內(nèi)容：有限狀態(tài)機設(shè)計方法1狀態(tài)機設(shè)計優(yōu)化2高效狀態(tài)機設(shè)計方法3有限狀態(tài)機設(shè)計方法：組合邏輯輸出編碼狀態(tài)機設(shè)計寄存器輸出編碼狀態(tài)機設(shè)計One-hot輸出編碼狀態(tài)機設(shè)計狀態(tài)機設(shè)計實例：組合邏輯輸出狀態(tài)機設(shè)計編碼modulefsm1(clk,reset,go,ws,ds,rd);input clk,reset;input go,ws;output ds,rd;wire ds,rd; reg[1:0]c_state;//當前狀態(tài)reg[1:0]n_state;//下一個狀態(tài)parameter[1:0]idle=2‘b00,//狀態(tài)參數(shù)定義 read=2'b01, dly=2'b10, done=2'b11;assignrd=(c_state==read||c_state==dly);assignds=(c_state==done);組合邏輯輸出狀態(tài)機設(shè)計編碼always@(posedgeclk)beginif(reset==1) c_state<=IDLE;else c_state<=n_state;endalways@(c_stateorgoorws)begin n_state=IDLE;case(c_state)IDLE:begin if(go==1) n_state=READ; else n_state=IDLE; end組合邏輯輸出狀態(tài)機設(shè)計編碼READ:begin n_state=DLY; end DLY:begin if(ws==1) n_state=READ; else n_state=DONE; end DONE:begin n_state=IDLE; endendcaseendendmodule

第一個always塊用于產(chǎn)生的連續(xù)的狀態(tài)機寄存器第二個always塊用于產(chǎn)生組合的下一狀態(tài)邏輯assign賦值語句用于產(chǎn)生組合輸出邏輯，狀態(tài)機輸出rd和ds均由state經(jīng)組合譯碼得到這種組合邏輯輸出編碼是否存在缺陷？

用組合邏輯直接輸出的狀態(tài)機設(shè)計容易產(chǎn)生毛刺如果我們采用用時鐘同步寄存器輸出信號的狀態(tài)機設(shè)計則可以消除“毛刺”如何改進優(yōu)化？

優(yōu)化后的狀態(tài)機設(shè)計框圖

寄存器輸出狀態(tài)機設(shè)計編碼modulefsm2(clk,reset,go,ws,ds,rd);：always@(posedgeclk)beginif(reset==1) c_state<=IDLE;else c_state<=n_state;endalways@(c_stateorgoorws)begin

：end寄存器輸出狀態(tài)機設(shè)計編碼always@(posedgeclk)if(reset==1)beginds<=1'b0;rd<=1'b0;endelsebegincase(c_state) IDLE:if(go==1)rd<=1'b1; READ:rd<=1'b1; DLY:if(ws==1)rd<=1'b1; elseds<=1'b1;endcaseendendmodule

優(yōu)化后的狀態(tài)機綜合電路圖

與第一種設(shè)計方法相比，在此程序中用到了三個always塊，將第一種設(shè)計方法中的assign連續(xù)賦值語句使用第三個always塊來代替這個描述時序電路的always塊起到了“寄存下一個輸出”的作用，因而消除了輸出信號的毛刺。這種設(shè)計方法對于電路綜合非常有利，它有效的遏制了由于組合邏輯的惡劣延時而給電路帶來的時延問題。但是這種設(shè)計方法多用了兩個寄存器，使綜合電路面積增大

One-hot編碼輸出狀態(tài)機設(shè)計One-hot編碼狀態(tài)機設(shè)計框圖

將輸出邏輯通過One-Hot編碼的方式和當前狀態(tài)寄存器融合在一起。輸出信號未經(jīng)過額外的邏輯對現(xiàn)態(tài)進行譯碼，而是直接來自狀態(tài)寄存器，因而輸出信號不會產(chǎn)生毛刺，同時減少了直接輸出的邏輯，使電路綜合面積更小，是一種更高效的狀態(tài)機

One-hot編碼狀態(tài)機設(shè)計編碼modulefsm3(clk,reset,go,ws,ds,rd);：reg[2:0]c_state;reg[2:0]n_state;parameter[2:0]S0=3‘b0_00,//狀態(tài)編碼 S1=3'b0_01, S2=3'b1_01, S3=3'b0_10;always@(posedgeclk)beginif(reset==1)One-hot編碼狀態(tài)機設(shè)計編碼c_state<=IDLE;el