半導(dǎo)體存儲器

半導(dǎo)體存儲器1.可編程邏輯器件的分類5.2.1概述半導(dǎo)體存儲器任何組合邏輯電路都可表示為與—或表達式：2.可編程邏輯器件的基本結(jié)構(gòu)任何時序邏輯電路都可組合邏輯電路和觸發(fā)器組成。5.2.1概述半導(dǎo)體存儲器3.與—或陣列的兩種物理實現(xiàn)形式用實際的與—或電路實現(xiàn)由查找表（LUT）實現(xiàn)

查找表（LookUpTable）實際上是用靜態(tài)存儲器（SRAM）構(gòu)成函數(shù)發(fā)生器。

5.2.1概述半導(dǎo)體存儲器【例1】用4變量LUT實現(xiàn)如圖所示的組合邏輯電路。ABCDFABCDF00000100000001010010001001010000111101110100011001010101101101100111010111111111將真值表的輸出0、0、0、1、0、0、0、1、0、0、0、1、1、1、1、1依次存入SRAM中的存儲單元.5.2.1概述半導(dǎo)體存儲器1.可編程只讀存儲器PROM特點：與陣列固定、或陣列可編程與陣列最小項或陣列最小項的和項簡單可編程邏輯器件半導(dǎo)體存儲器PLD的邏輯符號特殊表示方法簡單可編程邏輯器件半導(dǎo)體存儲器例：用PROM實現(xiàn)以下邏輯函數(shù)：對于大多數(shù)邏輯函數(shù)而言，并不需要使用全部最小項，造成浪費

簡單可編程邏輯器件半導(dǎo)體存儲器例

用ROM實現(xiàn)一個2位二進制加法器。真值表中的輸出值000、001、010、011、001、010、011、100、010、011、100、101、011、100、101和110依次存入ROM的16個字單元即可。簡單可編程邏輯器件半導(dǎo)體存儲器2.可編程邏輯陣列PLA（ProgrammableLogicArray）特點：與陣列、或陣列均可編程簡單可編程邏輯器件半導(dǎo)體存儲器例：用PLA實現(xiàn)邏輯函數(shù)簡單可編程邏輯器件半導(dǎo)體存儲器3.可編程陣列邏輯PAL（ProgrammableArrayLogic）

PAL的與陣列可編程，或陣列是固定的。

簡單可編程邏輯器件半導(dǎo)體存儲器例用PAL實現(xiàn)1位全加器。簡單可編程邏輯器件半導(dǎo)體存儲器帶異或門的PAL結(jié)構(gòu)m2m3m7F(A,B,C)F(A,B,C)=10簡單可編程邏輯器件半導(dǎo)體存儲器

當EN為0時，三態(tài)緩沖器輸出為高阻態(tài)，對應(yīng)的I／O引腳作為輸入使用；

當EN為1時，三態(tài)緩沖器處于工作狀態(tài)，對應(yīng)的I／O引腳作為輸出使用。輸出端經(jīng)過一個互補輸出的緩沖器反饋到與邏輯陣列上。EN簡單可編程邏輯器件半導(dǎo)體存儲器寄存器型輸出結(jié)構(gòu)PAL適合于實現(xiàn)計數(shù)器、移位寄存器等時序邏輯電路簡單可編程邏輯器件半導(dǎo)體存儲器

陣列容量較小，

片內(nèi)觸發(fā)器資源不足,不能適用于規(guī)模較大的數(shù)字電路。輸入、輸出控制不夠完善，限制了芯片硬件資源的利用率和它與外部電路連接的靈活性。編程下載必須將芯片插入專用設(shè)備，使得編程不夠方便，設(shè)計人員企盼提供一種更加直捷、不必拔插待編程芯片就可下載的編程技術(shù)。存在的問題簡單可編程邏輯器件半導(dǎo)體存儲器

CPLD是由簡單可編程邏輯器件發(fā)展起來的,其主體結(jié)構(gòu)仍是與或陣列。

自從90年代初Lattice公司高性能的具有在系統(tǒng)可編程ISP(InSystemProgrammable)功能的CPLD以來，CPLD獲得了迅速發(fā)展。

Altera公司MAX7000S系列，MAX3000A系列，MAXII系列。復(fù)雜可編程邏輯器件CPLD半導(dǎo)體存儲器MAX3000A系列CPLD特點基于E2PROM工藝，供電；支持在系統(tǒng)編程（InSystemProgrammable，ISP）技術(shù)；多電壓I/O接口，可以與和5V器件接。特性EPM3032AEPM3064AEPM3128AEPM3256AEPM3512A可用門60012502500500010000宏單元3264128256512邏輯陣列塊2481632最多I/O引腳346898161208fCNT（MHz）227.3222.2192.3126.6116.3復(fù)雜可編程邏輯器件CPLD半導(dǎo)體存儲器

CPLD由邏輯陣列塊LAB、可編程內(nèi)連陣列PIA和I/O控制塊等幾部分構(gòu)成。復(fù)雜可編程邏輯器件CPLD半導(dǎo)體存儲器宏單元的結(jié)構(gòu)和原理復(fù)雜可編程邏輯器件CPLD半導(dǎo)體存儲器串行數(shù)據(jù)檢測電路CPLD實現(xiàn)復(fù)雜可編程邏輯器件CPLD半導(dǎo)體存儲器通過在可編程連線陣上布線，將不同的LAB相互連接，構(gòu)成所需邏輯。MAX3000A的專用輸入、I/O引腳和宏單元輸出都連接到PIA，而PIA把這些信號送到器件內(nèi)的各個地方。MAX3000A的PIA具有固定延時，從而消除了信號之間的延遲偏移，使時間性能更容易預(yù)測?？删幊踢B線陣列PIA

復(fù)雜可編程邏輯器件CPLD半導(dǎo)體存儲器

I/O控制塊三態(tài)緩沖器復(fù)雜可編程邏輯器件CPLD半導(dǎo)體存儲器

多電壓（Multivolt）I/O接口VCCINT接電源當VCCIO接電源，輸出電平與系統(tǒng)兼容當VCCIO接電源，輸出電平與系統(tǒng)或5V系統(tǒng)兼容復(fù)雜可編程邏輯器件CPLD半導(dǎo)體存儲器5.2.3現(xiàn)場可編程門陣列FPGA

FPGA是一種高密度的可編程邏輯器件。

主流芯片

Altera公司：Cyclone系列，CycloneII系列，CycloneIII系列半導(dǎo)體存儲器

CycloneII系列器件性能對照表特性EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70LEs4608825618752332165052868416M4KRAM塊263652105129250總比特數(shù)119808165888239616483840594432嵌入式乘法器1318263586150PLLs224444最多I/O引腳1581823154754506225.2.3現(xiàn)場可編程門陣列FPGA半導(dǎo)體存儲器CycloneII系列FPGA結(jié)構(gòu)5.2.3現(xiàn)場可編程門陣列FPGA半導(dǎo)體存儲器邏輯單元LE

5.2.3現(xiàn)場可編程門陣列FPGA半導(dǎo)體存儲器例：如果要實現(xiàn)一個3線-8線譯碼器，需要多少個邏輯單元。

3線-8線譯碼器有3個輸入和8個輸出，含有8個邏輯表達式。每個邏輯函數(shù)表達式需要一個LUT，因此，實現(xiàn)一個3線-8線譯碼器需要8個LUT。圖所示的邏輯單元只含有一個LUT，所以，總共需要8個邏輯單元。

如果用門電路實現(xiàn)，3線-8線譯碼器只需要8個與非門和3個反相器，可見，用基于LUT的FPGA來實現(xiàn)3線-8線譯碼器代價是很高的。5.2.3現(xiàn)場可編程門陣列FPGA半導(dǎo)體存儲器嵌入式存儲器塊

嵌入存儲器由4Kbit（4096存儲位）的M4K存儲器塊組成M4K存儲器塊的數(shù)據(jù)傳輸率超過250MHz。每個M4KRAM塊能夠構(gòu)成不同類型的存儲器，包括真雙口RAM、簡單雙口RAM、單口RAM、ROM和FIFO。支持混合寬度模式，端口位寬根據(jù)需要可配置成4K