8位二進(jìn)制乘法器

EDA實(shí)驗(yàn)位二進(jìn)制乘法器學(xué)號(hào)：02115024[2013.12.15]班級(jí)：021151姓名：王浩楠指導(dǎo)老師：徐少瑩設(shè)計(jì)要求8位二進(jìn)制乘法采用移位相加的方法。即用乘數(shù)的各位數(shù)碼，從低位開始依次與被乘數(shù)相乘，毎相乘一次得到的積稱為部分積，將第一次（由乘數(shù)最低位與被乘數(shù)相乘）得到的部分積右移一位并與第二次得到的部分積相加，將加得的和右移一位再與第三次得到的部分積相加，再將相加的結(jié)果右移一位與第四次得到的部分積相加，直到所有的部分積都被加過一次。例如：11010101和10010011相乘，計(jì)算過程如下:11010101X1001001111010101 N0與被乘數(shù)相乘的部分積，部分積右移一位11010101 N1與被乘數(shù)相乘的部分積+1101010110011111111001111111兩個(gè)部分積之和，部分積之和右移一位+00000000N2與被乘數(shù)相乘的部分積0100111111101001111111與前面部分積之和相加，部分積之和右移一+00000000 N4與被乘數(shù)相乘的部分積?????? N7與被乘數(shù)相乘的部分積+11010101111101001011110與前面部分積之和相加011110100101111右移一位得到最后的積二.設(shè)計(jì)方法按照這種算法，可以得到下圖所示之框圖和簡(jiǎn)單流程圖。按照這種算法，可以得到下圖所示之框圖和簡(jiǎn)單流程圖。圖中Y寄存器存放被乘數(shù)M,B寄存器存放乘數(shù)N,A累加器存放部分積。A和Y中的數(shù)據(jù)在加法器中相加后送入A中，而A和B相級(jí)聯(lián)又構(gòu)成了一個(gè)16bit的移位寄存器，當(dāng)它工作于移位模式時(shí)，可以實(shí)現(xiàn)數(shù)據(jù)的右移。由于乘數(shù)的每一位不是0就是1,對(duì)應(yīng)的部分積不是0就是被乘數(shù)本身，所以實(shí)際作部分積相加這一步時(shí)，只要根據(jù)乘數(shù)的對(duì)應(yīng)位判斷：如該位為1,則將累加器中的數(shù)據(jù)加上被乘數(shù)再移位；如該位為0時(shí)，就不加被乘數(shù)而直接移位。運(yùn)算時(shí)首先將累加器A清零，并將被乘數(shù)M和乘數(shù)N分別存入寄存器Y和B,然后依據(jù)寄存器B中最右一位B0（數(shù)據(jù)N0）確定第一個(gè)部分積。將此部分積送入A累加器以后，將A連同寄存器B右移一位，部分積的最低位被移進(jìn)寄存器B的最左位，乘數(shù)的最低位N0被移出寄存器B,而乘數(shù)的次低位N1被移至寄存器B的B0位。第二次仍然依據(jù)B0位的數(shù)據(jù)（N1）來確定第二個(gè)部分積，將部分積與累加器屮的數(shù)據(jù)相加后右移一位，N1又被移出寄存器，數(shù)據(jù)N2被移到B0位置。。。。。這樣，經(jīng)過8次部分積相加位的操作，完成1次乘法運(yùn)算，乘數(shù)N恰好被移出寄存器B,寄存器B中保存的就是運(yùn)算積的低8位數(shù)據(jù)。移位相加的次數(shù)應(yīng)用一個(gè)計(jì)數(shù)器來控制，每移位一次，計(jì)數(shù)器計(jì)一個(gè)數(shù)。當(dāng)計(jì)數(shù)器計(jì)得8個(gè)數(shù)時(shí)，發(fā)岀一個(gè)信號(hào)，使電路停止操作，并輸出運(yùn)算結(jié)果。

積p乘數(shù)N茫制器、寄存器累加器遠(yuǎn)算結(jié)束卜儘出積p被乘數(shù)M力1法器累加器入沽除.奇存器R置乘數(shù)Z奇存器Y宜皺乘數(shù)N1計(jì)數(shù)器U宣數(shù)字H?B分別右移1位,積p乘數(shù)N茫制器、寄存器累加器遠(yuǎn)算結(jié)束卜儘出積p被乘數(shù)M力1法器累加器入沽除.奇存器R置乘數(shù)Z奇存器Y宜皺乘數(shù)N1計(jì)數(shù)器U宣數(shù)字H?B分別右移1位,A0移到A與*BO相加送A,計(jì)數(shù)器C減1B寄存器(A)電路框圖(B〉簡(jiǎn)單流程圖三設(shè)計(jì)過程1：8位乘法器的頂層設(shè)計(jì)如［7蟲帆22[HN5：FTM58FTM59W60HN63rwmrp_f<1*14.7Arp,t_c?<<WD|7?X|屮??0)WojefftAlO0]AlEV??W如,6.8]—PW8W7~'庶41W■：：OPT「28PTf25PtJ-26PW?KPtsJ幺 P?<?&PfTl2lI2：設(shè)計(jì)程序數(shù)據(jù)輸入num_input的設(shè)計(jì)該部分是在時(shí)鐘信號(hào)input_elk的作用下，記錄并保存輸入的8位二進(jìn)制數(shù)并存放在a和b中。該模塊的程序如下：libraryieee;useieee.std_logie_l164.al1;useieee.std_logie_unsigned.al1;entitynum_inputisport(data:instd_logie_veetor(7downto0);a,b:outstd_logie_veetor(7downto0);elk:instdlogic);endnum_input;architecturebehaveofnum_inputissigrmltimes:std_logic;beginprocess(elk)beginifelk"eventandelk='1/theniftimes二’O'thentimes〈二T‘; a(7downto0)〈二data(7downto0);elsetimes〈='O';b(7downto0)〈=data(7downto0);endif;endif;endprocess;endbehave;8位移位寄存器sreg8b的設(shè)計(jì)8位移位寄存器是在時(shí)鐘信號(hào)作用下，對(duì)乘數(shù)進(jìn)行加載，對(duì)數(shù)據(jù)進(jìn)行移位操作，同時(shí)定義一個(gè)信號(hào)srcgSb用來裝載新數(shù)據(jù)及移位后的操作數(shù)。該模塊的程序如下：libraryieee;useieee.std_logic_1164all;useieee.std_logic_imsigned.al1;entitysrcg8bisport(elk:instd_logic;load:instdlogic;din:instd_logic_vector(7downto0);s_end:outstd_logic;qb:outstdlogic);endsreg8b;architecturebehaveofsregSbissignalreg8:std_logic_vector(7downto0);signalcount:std_logic_vcctor(3downto0);beginprocess(elk,load)beginifload二'rthenreg8〈=din;send〈='O';count〈二〃0000〃；elsifelk'eventandclk=，Tthencount〈=count+1;ifcount〈7thenrcg8(6downto0)<=rcg8(7downto1);elsesend〈二'1';endif;endif;endprocess;qb<=reg8(0);endbehave;乘法器andarith的設(shè)計(jì)利用循環(huán)語句完成8位二進(jìn)制數(shù)與1位二進(jìn)制的乘法運(yùn)算，將8位二進(jìn)制數(shù)a從最低位到最高位與1位二進(jìn)制數(shù)分別做與運(yùn)算，將結(jié)果送入加法器里。該模塊程序如下：libraryieee;useieee.std_logic_1164.all;entityandarithisport(abin:instdlogic;din:instd_logic_vector(7downto0);

dout:outstd_logic_vector(7downto0));endandarith;architecturebehaveofandarithisbeginprocess(abin,din)beginforiin0to7loopdout(i)〈二din(i)andabin;endloop;endprocess;endbehave;8位加法器adderS的設(shè)計(jì)將每次的部分積相加得到部分積Z和，再與下一次的部分積相加得到新的部分積之和，沒計(jì)算一次將結(jié)果送入鎖存器里。該模塊程序如下：libraryieee;useieee.std_logic_1164.dll;useieee.std_logic_unsigned.all;entityadder8isport(b,a:instd_logic_vector(7downto0);s:outstd_logic_vector(8downto0));endadder8;architecturebehaveofaddcr8isbegins<=，O'&a+b;endbehave;⑸ 16位鎖存器regl6b的設(shè)計(jì)該部分接收加法器送來的部分積之和，進(jìn)行處理并取高八位送給加法器進(jìn)行下一次的求和，然后進(jìn)行重復(fù)運(yùn)算直到得到最終結(jié)果并輸出。該模塊程序如下：libraryieee;useieee.stcl_logic_1164.dll;useieee.stcl_logic_unsigned.dll;entityregl6bisport(elk,clr,r_end:instd_logic;d:instd_logic_vcctor(8downto0);q:outstd_logic_vcctor(15downto0));endregl6b;architecturebehaveofregl6bissignalr16s:std_logic_vector(15downto0);beginprocess(elk,clr,r_end)beginifclr=，rthenrl6s<=(others=>，0,);elsifr_end='fthenrl6s(15downto0)<=rl6s(15downto0);elsifelk'eventandelk」1'thenrl6s(6downto0)<=rl6s(7downto1);rl6s(15downto7)<=d;endif;endprocess;q<=rl6s;enclbehave;四波形仿真 f.n*HO0at 0nt f.n*HO0at 0ntI 4rLn_rLloio~Yooubo:LrLrLrLTLTLrLnLO1OLOL< ' ' "~''nn