第3章 組合邏輯電路

3組合邏輯電路3.1小規(guī)模集成電路構(gòu)成的組合電路3.2中規(guī)模集成電路及其應用3.3組合邏輯電路中的競爭和冒險組合邏輯電路的一般框圖Zi=f(X1,X2,…,Xn)(i=1,2,…,m)工作特征:組合邏輯電路工作特點:在任何時刻，電路的輸出狀態(tài)只取決于同一時刻的輸入狀態(tài)而與電路原來的狀態(tài)無關(guān)。關(guān)于組合邏輯電路結(jié)構(gòu)特征:1、輸出、輸入之間沒有反饋延遲通路，2、不含記憶單元二.組合邏輯電路的分析步驟：

3.1.1組合邏輯電路分析1、由邏輯圖寫出各輸出端的邏輯表達式；2、化簡和變換邏輯表達式；3、列出真值表；4、根據(jù)真值表或邏輯表達式，經(jīng)分析最后確定其功能。根據(jù)已知邏輯電路，經(jīng)分析確定電路的的邏輯功能。一.組合邏輯電路分析

3.1小規(guī)模集成電路構(gòu)成的組合電路例試分析下圖所示組合邏輯電路的邏輯功能。解：1、根據(jù)邏輯電路寫出各輸出端的邏輯表達式，并進行化簡和變換。X=A

三、組合邏輯電路的分析舉例

2、列寫真值表X=A真值表111011101001110010100000ZYXCBA000011110011110001011010這個電路邏輯功能是對輸入的二進制碼求反碼。最高位為符號位，0表示正數(shù)，1表示負數(shù)，正數(shù)的反碼與原碼相同；負數(shù)的數(shù)值部分是在原碼的基礎(chǔ)上逐位求反。3、確定電路邏輯功能真值表111011101001110010100000ZYXCBA0000111100111100010110101、邏輯抽象：根據(jù)實際邏輯問題的因果關(guān)系確定輸入、輸出變量，并定義邏輯狀態(tài)的含義；2、根據(jù)邏輯描述列出真值表；3、由真值表寫出邏輯表達式;5、畫出邏輯圖。4、根據(jù)器件的類型,簡化和變換邏輯表達式二、組合邏輯電路的設(shè)計步驟

一、組合邏輯電路的設(shè)計：根據(jù)實際邏輯問題，求出所要求邏輯功能的最簡單邏輯電路。3.1.2組合邏輯電路的設(shè)計例1：設(shè)計一邏輯電路供三人(A,B,C)表決使用.每人有一電鍵,如果他贊成,就按電鍵,表示1;如果不贊成,不按電鍵,表示0.表決結(jié)果用指示燈來表示,如果多數(shù)贊成,則指示燈亮,F=1;反之則不亮,F=0.

(1)列邏輯狀態(tài)表000001010011100101110111

A

B

C

F010010111在一種組合中，各輸入變量之間是“與”關(guān)系各組合之間是“或”關(guān)系(2)寫出邏輯表達式取F=“1”(或Y=“0”)列邏輯式取F=“1”對應于F=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。000001010011100101110111

A

B

C

F00010111(3)化簡和變換邏輯表達式(4)畫邏輯圖FCBA&&&>1ABBCAC例2在上例中試用與非門來構(gòu)成邏輯圖(4)畫邏輯圖FCBA&&&&ABBCAC例3某火車站有特快、直快和慢車三種類型的客運列車進出，試用兩輸入與非門和反相器設(shè)計一個指示列車等待進站的邏輯電路，3個指示燈一、二、三號分別對應特快、直快和慢車。列車的優(yōu)先級別依次為特快、直快和慢車，要求當特快列車請求進站時，無論其它兩種列車是否請求進站，一號燈亮。當特快沒有請求，直快請求進站時，無論慢車是否請求，二號燈亮。當特快和直快均沒有請求，而慢車有請求時，三號燈亮。解：1、邏輯抽象。輸入信號:A、B、C分別為特快、直快和慢車的進站請求信號且有進站請求時為1，沒有請求時為0。輸出信號:FA、FB、FC分別為3個指示燈的狀態(tài)，且燈亮為1，燈滅為0。輸入輸出ABCFAFBFC0000001××10001×010001001根據(jù)題意列出真值表(2)寫出各輸出邏輯表達式。FA=A

真值表2、根據(jù)真值表寫出各輸出邏輯表達式。3、根據(jù)要求將上式變換為與非形式

FA=A

輸入輸出ABCFAFBFC0000001××10001×0100010014、根據(jù)輸出邏輯表達式畫出邏輯圖。例2試設(shè)計一個碼轉(zhuǎn)換電路，將4位格雷碼轉(zhuǎn)換為自然二進制碼?？梢圆捎萌魏芜壿嬮T電路來實現(xiàn)。解：(1)明確邏輯功能，列出真值表。設(shè)輸入變量為G3、G2、G1、G0為格雷碼，當輸入格雷碼按照從0到15遞增排序時，可列出邏輯電路真值表輸出變量B3、B2、B1和B0為自然二進制碼。0111010001100101010101110100011000110010001000110001000100000000B3

B2

B1

B0G3

G2

G1

G0輸出輸入1111100011101001110110111100101010111110101011111001110110001100B3

B2

B1

B0G3

G2

G1

G0輸出輸入邏輯電路真值表(2)畫出各輸出函數(shù)的卡諾圖，并化簡和變換。33GB==2B+2G3G2G3G+2G3G1B=1G+2G3G1G2G3G1G+2G3G1G=(2G3G)+2G3G1G+2G3G)+2G3G1G=?3G2G?1G0B=?3G2G?1G?0G(3)根據(jù)邏輯表達式，畫出邏輯圖3.2中規(guī)模集成電路及其應用3.2.1編碼器3.2.2譯碼器3.2.3數(shù)據(jù)分配器和數(shù)據(jù)選擇器3.2.4數(shù)值比較器3.2.5加法器一、編碼器(Encoder)的概念與分類1.編碼：賦予二進制代碼特定含義的過程稱為編碼。如：8421BCD碼中，用1000表示數(shù)字8如：ASCII碼中，用1000001表示字母A等2.編碼器：具有編碼功能的邏輯電路。3.2.1編碼器能將每一個編碼輸入信號變換為不同的二進制的代碼輸出。

如8線-3線編碼器：將8個輸入的信號分別編成8個3位二進制數(shù)碼輸出。如BCD編碼器：將10個編碼輸入信號分別編成10個4位碼輸出。3.編碼器的邏輯功能：4.編碼器的分類：普通編碼器和優(yōu)先編碼器。（1）普通編碼器：任何時候只允許輸入一個有效編碼信號，否則輸出就會發(fā)生混亂。（2）優(yōu)先編碼器：允許同時輸入兩個以上的有效編碼信號。當同時輸入幾個有效編碼信號時，優(yōu)先編碼器能按預先設(shè)定的優(yōu)先級別，只對其中優(yōu)先權(quán)最高的一個進行編碼。普通二進制編碼器的結(jié)構(gòu)框圖普通二進制編碼器二、普通編碼器

I0

I1

Yn-1

Y0

Y1

1n2-I二進制

編碼器

2n個

輸入

n位二進制碼輸出

1.普通線─4、2線二進制編碼器(設(shè)計)1000010000100001Y0Y1I3I2I1I0

（2）邏輯功能表編碼器的輸入為高電平有效。（a）邏輯框圖4輸入二進制碼輸出11011000該電路是否可以再簡化？2.C304普通編碼器

C304是一種CMOS型二-十進制普通編碼器，邏輯圖如圖所示。

二.優(yōu)先編碼器

1.優(yōu)先編碼器的提出：

實際應用中，經(jīng)常有兩個或更多輸入編碼信號同時有效。

必須根據(jù)輕重緩急，規(guī)定好這些外設(shè)允許操作的先后次序，即優(yōu)先級別。

識別多個編碼請求信號的優(yōu)先級別，并進行相應編碼的邏輯部件稱為優(yōu)先編碼器。2.優(yōu)先編碼器線(4─2線優(yōu)先編碼器)（設(shè)計）（1）列出功能表輸入輸出I0I1I2I3Y1Y0100000×10001××1010×××111高低（2）寫出邏輯表達式（3）畫出邏輯電路（略）輸入編碼信號高電平有效，輸出為二進制代碼輸入編碼信號優(yōu)先級從高到低為I0I3~輸入為編碼信號I3

I0輸出為Y1Y03321IIIY+=33210IIIIY+=8-3線優(yōu)先編碼器74LS148的示意框圖、引腳圖3.集成電路編碼器例題：用二片148接成16線-4線優(yōu)先編碼器74LS148（1）74LS148（2）&&&&Y3Y2Y1Y0（2）有編碼為0，無編碼時為101110110譯碼器的分類：

譯碼：譯碼是編碼的逆過程，它能將二進制碼翻譯成代表某一特定含義的信號.(即電路的某種狀態(tài))譯碼器的概念與分類譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。唯一地址譯碼器代碼變換器將一系列代碼轉(zhuǎn)換成與之一一對應的有效信號。將一種代碼轉(zhuǎn)換成另一種代碼。二進制譯碼器二—十進制譯碼器顯示譯碼器常見的唯一地址譯碼器：3.2.2譯碼器2線-4線譯碼器的邏輯電路(分析）LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHH××HY3Y2Y1Y0A0A1E輸出輸入功能表1.集成電路譯碼器74HC138(74LS138)集成譯碼器方案一（不帶控制端）

(1)試用兩片74LS138構(gòu)成一個4線-16線譯碼器。方案二（帶控制端）

(1)試用兩片74LS138構(gòu)成一個4線-16線譯碼器。~3線–8線譯碼器的~含三變量函數(shù)的全部最小項。F0F7基于這一點用該器件能夠方便地實現(xiàn)三變量邏輯函數(shù)。用譯碼器實現(xiàn)邏輯函數(shù)。當S1=1，S2=S3=0時在譯碼器的輸出端加一個與非門，即可實現(xiàn)給定的組合邏輯函數(shù).試用74LS138譯碼器實現(xiàn)邏輯函數(shù)。若A2=A，A1=B，A0=C，則YA0A1A2數(shù)碼顯示譯碼器譯碼器YYYYYY驅(qū)動器YYYYYYYA3a數(shù)碼顯示器bcdefgbcdefgabcdefga2.數(shù)碼顯示譯碼器

將輸入的BCD碼譯成相應輸出信號，以驅(qū)動顯示器顯示出相應數(shù)字的電路。(1)

數(shù)碼顯示譯碼器的結(jié)構(gòu)和功能示意0101a數(shù)碼顯示器bcdefgYA0A1A2數(shù)碼顯示譯碼器譯碼器YYYYYY驅(qū)動器YYYYYYYA3bcdefgabcdefga輸入BCD碼輸出驅(qū)動七段數(shù)碼管顯示相應數(shù)字0001(2)七段半導體數(shù)碼顯示器(LED)數(shù)字設(shè)備中用得較多的為七段數(shù)碼顯示器，又稱數(shù)碼管。常用的有半導體數(shù)碼顯示器(LED)和液晶顯示器(LCD)等。它們由七段可發(fā)光的字段組合而成。abcdefgDPagfCOMbcedCOMDPabcdefgDP發(fā)光字段，由管腳a~g電平控制是否發(fā)光。小數(shù)點，需要時才點亮。顯示的數(shù)字形式gfedcba1).半導體數(shù)碼管

由七段發(fā)光二極管構(gòu)成例：共陰極接法a

b

c

d

e

f

g

01100001101101低電平時發(fā)光高電平時發(fā)光共陽極接法abcgdef+dgfecbagfedcba共陰極接法abcdefg七段顯示譯碼器狀態(tài)表gfedcbaA3A2A1A0a

b

c

d

efg000011111100000101100001001011011012001111110013010001100114010110110115011010111116011111100007100011111118100111110119輸入輸出顯示數(shù)碼a.74LS48/248顯示譯碼器b.CD4511顯示譯碼器

數(shù)據(jù)分配器：相當于多輸出的單刀多擲開關(guān)，是一種能將從數(shù)據(jù)分時送到多個不同的通道上去的邏輯電路。1.數(shù)據(jù)分配器示意圖3.2.3數(shù)據(jù)分配器和數(shù)據(jù)選擇器1）.用譯碼器實現(xiàn)數(shù)據(jù)分配器

當A2A1A0=001時，F(xiàn)1=D2）.四路數(shù)據(jù)分配器

例3.11試用74LS138實現(xiàn)原碼和反碼兩種輸出的八路數(shù)據(jù)分配器。（1）.原碼例3.11試用74LS138實現(xiàn)原碼和反碼兩種輸出的八路數(shù)據(jù)分配器。（2）.反碼2數(shù)據(jù)選擇器從多路數(shù)據(jù)中選擇其中所需要的一路數(shù)據(jù)輸出。四選一數(shù)據(jù)選擇器輸入數(shù)據(jù)輸出數(shù)據(jù)使能端D3D2D1D0FSA0A1控制信號11&111&&&>1YD0D1D2D3A0A1S1000000“與”門被封鎖，選擇器不工作。1)CT74LS153型4選1數(shù)據(jù)選擇器11&111&&&>1YD0D1D2D3A0A1S01D0000“與”門打開，選擇器工作。由控制端決定選擇哪一路數(shù)據(jù)輸出。選中D00011001)CT74LS153型4選1數(shù)據(jù)選擇器由邏輯圖寫出邏輯表達式CT74LS153功能表使能選通輸出SA0A1Y10000001100110D3D2D1D01SA11D31D21D11D01W地CT74LS153(雙4選1)2D32D22D12D02WA02SUCC15141312111091613245678

多路選擇器廣泛應用于多路模擬量的采集及A/D轉(zhuǎn)換器中。用2片CT74LS153多路選擇器選擇8路信號若A2A1A0=010,輸出選中1D2路的數(shù)據(jù)信號。CT74LS153(雙4選1)2D32D22D12D02WA02SUCC1514131211109161SA11D31D21D11D01W地13245678A0A1A2174LS151功能框圖D7FFE74LS151D6D5D4D3D2D1D0S2S1S02)8選1數(shù)據(jù)選擇器74LS1512個互補輸出端8路數(shù)據(jù)輸入端1個使能輸入端3個地址輸入端74LS151的邏輯圖74LS151的功能表16選1數(shù)據(jù)選擇器(1)1A2A1A0A0A1A2(2)≥1YD7D6D1D0D15D14D9D8...D15D14...D9D8...D0D1...D6D7SSABCSY1Y33)用2片CT74LS151型8選1數(shù)據(jù)選擇器構(gòu)成具有16選1功能的數(shù)據(jù)選擇器a.數(shù)據(jù)選擇器產(chǎn)生邏輯函數(shù)控制Di，就可得到不同的邏輯函數(shù)。4)數(shù)據(jù)選擇器74LS151的應用當D0=D3=D5=

D7=0D1=D2=D4=

D6=1時：當D0=D3=D5=

D7=1D1=D2=D4=

D6=0時：D7FFE74LS151D6D5D4D3D2D1D0A2A1A0當E=0時：比較Y與L，當

D3=D5=D6=D7=1D0=D1=D2=D4=0時，D7E74HC151D6D5D4D3D2D1D0A2A1A0LFXYZ10Y=L例1試用8選1數(shù)據(jù)選擇器74LS151產(chǎn)生邏輯函數(shù)解:利用8選1數(shù)據(jù)選擇器產(chǎn)生函數(shù)的一般步驟a、將函數(shù)變換成最小項表達式b、將使器件處于使能狀態(tài)c、地址信號S2、S1、S0作為函數(shù)的輸入變量d、處理數(shù)據(jù)輸入D0~D7信號電平。邏輯表達式中有mi,則相應Di=1，其他的數(shù)據(jù)輸入端均為0?？偨Y(jié):b.數(shù)據(jù)選擇器產(chǎn)生序列例：運用數(shù)據(jù)選擇器產(chǎn)生01101001序列D0=D3=D5=D6=0，D1=D2=D4=D7=1

c.數(shù)據(jù)選擇器進行數(shù)據(jù)的分時傳輸例：用數(shù)據(jù)選擇器實現(xiàn)分時傳輸，要求用數(shù)據(jù)選擇器分時傳送四位8421BCD碼，并譯碼顯示。

1.一位數(shù)值比較器(設(shè)計)

數(shù)值比較器：對兩個二進制數(shù)進行比較，以判斷其大小的邏輯電路。輸入：兩個一位二進制數(shù)A、B。

輸出：FBA>=1，表示A大于BFBA<=1，表示A小于BFBA==1，表示A等于B3.2.4數(shù)值比較器一位數(shù)值比較器BA=FBA>BA=FBA<ABBA+=FBA=一位數(shù)值比較器真值表10011001010101010000FA=BFA<BFA>BBA輸出輸入2、兩位數(shù)值比較器：輸入：兩個2位二進制數(shù)

A=A1A0、B=B1B0能否用1位數(shù)值比較器設(shè)計兩位數(shù)值比較器?

比較兩個2位二進制數(shù)的大小的電路當高位（A1、B1）不相等時，無需比較低位（A0、B0），高位比較的結(jié)果就是兩個數(shù)的比較結(jié)果。當高位相等時，兩數(shù)的比較結(jié)果由低位比較的結(jié)果決定。用一位數(shù)值比較器設(shè)計多位數(shù)值比較器的原則真值表001010100A0>B0A0<B0A0=B0A1=B1A1=B1A1=B1010×A1<B1001×A1>B1FA=BFA<BFA>BA0

B0A1

B1輸出輸入FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)兩位數(shù)值比較器邏輯圖FA>B=(A1>B1)+(A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B=(A1<B1)+(A1=B1)(A0<B0)3.集成數(shù)值比較器74LS85(1.)集成數(shù)值比較器74LS85的功能74LS85的引腳圖

74LS85是四位數(shù)值比較器，其工作原理和兩位數(shù)值比較器相同。74LS85的示意框圖輸入輸出A3B3A2B2A1B1A0B0IA>BIA<BIA=BFA>BFA<BFA=BA3

>B3××××××HLLA3

<B3××××××LHLA3

=B3A2

>B2×××××HLLA3

=B3A2

<B2×××××LHLA3

=B3A2

=B2A1

>B1××××HLLA3

=B3A2

=B2A1

<B1××××LHLA3

=B3A2

=B2A1

=B1A0

>B0×××HLLA3

=B3A2

=B2A1

=B1A0

<B0×××LHLA3

=B3A2

=B2A1

=B1A0

=B0HLLHLLA3

=B3A2

=B2A1

=B1A0

=B0LHLLHLA3

=B3A2

=B2A1

=B1A0

=B0LLHLLHA3

=B3A2

=B2A1

=B1A0

=B0HLLHLLA3

=B3A2

=B2A1

=B1A0

=B0LHLLHL4位數(shù)值比較器74LS85的功能表用兩片74LS85組成8位數(shù)值比較器（a.串聯(lián)擴展方式）。(2)集成數(shù)值比較器的位數(shù)擴展輸入:A=A7A6A5A4A3A2A1A0B=B7B6B5B4B3B2B1B0輸出:FBA>FBA<FBA=高位片輸出低位片B3A3~B0A0B7A7~B4A4用四片74LS85組成16位數(shù)值比較器（串聯(lián)擴展方式）。高位片

輸出低位片B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12b.采用串聯(lián)擴展方式數(shù)值比較器3.2.5加法與減法運算

@在兩個1位二進制數(shù)相加時，不考慮低位來的進位的相加---半加

@在兩個二進制數(shù)相加時，考慮低位進位的相加---全加加法器分為半加器和全加器兩種。半加器全加器1、半加器和全加器兩個4位二進制數(shù)相加:（1）1位半加器（HalfAdder）

不考慮低位進位，將兩個1位二進制數(shù)A、B相加的器件。

半加器的真值表

邏輯表達式1000C011110101000SBA

半加器的真值表BABAS+=如用與非門實現(xiàn)最少要幾個門?C=AB

邏輯圖（2）全加器（FullAdder）

1110100110010100全加器真值表

全加器能進行加數(shù)、被加數(shù)和低位來的進位信號相加，并根據(jù)求和結(jié)果給出該位的進位信號。111011101001110010100000CSCBA

你能用74151\74138設(shè)計全加器嗎?

用這兩種器件組成邏輯函數(shù)產(chǎn)生電路,有什么不同?

于是可得全加器的邏輯表達式為2.多位加法器實現(xiàn)多位加法運算的電路其低位進位輸出端依次連至相鄰高位的進位輸入端，最低位進位輸入端接地。因此，高位數(shù)的相加必須等到低位運算完成后才能進行，這種進位方式稱為串行進位。運算速度較慢。其進位數(shù)直接由加數(shù)、被加數(shù)和最低位進位數(shù)形成。各位運算并行進行。運算速度快。串行進位加法器超前進位加法器A3B3C3S3CO∑CIS2S1S0A2B2A1B1A0B0CO∑CICO∑CICO∑CICI加數(shù)A輸入A3A2A1A0B3B2B1B0B3B2B1B0加數(shù)B輸入低位的進位輸出CO依次加到相鄰高位的進位輸入端CI。相加結(jié)果讀數(shù)為

C3S3S2S1S0和數(shù)進位數(shù)（1）串行進位加法器（1）、串行進位加法器（模仿手工計算方式）首先求最低位的和，并將進位向高位傳遞，由低向高逐次求各位的全加和，并依次將進位向高位傳遞，直至最高位。每一位的相加結(jié)果都必須等到低一位進位產(chǎn)生以后才能建立，傳輸延遲時間長（最差需要經(jīng)過4個全加器的延遲時間）。4位串行進位加法器定義兩個中間變量Gi和Pi：Gi=AiBi（2）超前進位加法器

提高運算速度的基本思想：設(shè)計進位信號產(chǎn)生電路，在輸入每位的加數(shù)和被加數(shù)時，同時獲得該位全加的進位信號，而無需等待最低位的進位信號。定義第i位的進位信號（Ci）：Ci=Gi＋Pi

Ci-1

4位全加器進位信號的產(chǎn)生：C0=G0+P0C-1

C1=G1+P1C0C1=G1+P1G0+P1P0C-1

C2=G2+P2C1

C2=G2+P2G1+P2

P1G0+P2

P1P0C-1

C3=G3+P3C2=G3+P3（G2+P2C1)=G3+P3G2+P3P2C1

=G3+P3G2+P3P2(G1+P1C0)

C3=G3+P3G2+P3P2G1+P3P2P1(G0+P0C-1)[Gi=AiBiCi=Gi＋Pi

Ci-1

超前進位集成4位加法器74LS283

74HC283邏輯框圖

74HC283引腳圖超前進位加法器74LS283的應用例1.用兩片74LS283構(gòu)成一個8位二進制數(shù)加法器。在片內(nèi)是超前進位，而片與片之間是串行進位。3.減法運算

在實際應用中，通常是將減法運算變?yōu)榧臃ㄟ\算來處理，即采用加補碼的方法完成減法運算。若n位二進制的原碼為N原，則與它相對應的2的補碼為 N補=2N

N原

補碼與反碼的關(guān)系式

N補=N反+1 設(shè)兩個數(shù)A、B相減，利用以上兩式可得A

B=A+B補2n=A+B反+12n1）AB

0的情況。2）AB

<0的情況。結(jié)果表明，在A–B

0時，如加補進位信號為1，所得的差就是差的原碼。在A–B

<0時，如加補的進位信號為0，所得的差是差絕對值的補碼。A=0101，B=0001A=0001，B=0101

10100

0110