模擬電路與數(shù)字電路第9章組合邏輯電路

第9章組合邏輯電路

組合邏輯電路:電路在任一時(shí)刻的輸出狀態(tài)僅由該時(shí)刻的輸入信號(hào)決定,與電路在此信號(hào)輸入之前的狀態(tài)無(wú)關(guān).

組合電路通常由一些邏輯門(mén)構(gòu)成,許多具有典型功能的組合電路已集成為商品電路.

9.1由基本邏輯門(mén)構(gòu)成的組合電路的分析和設(shè)計(jì)9.1.1

組合電路的一般分析方法分析步驟:(1)根據(jù)邏輯電路圖,寫(xiě)出輸出邏輯函數(shù)表達(dá)式;(2)根據(jù)邏輯表達(dá)式,列出真值表;(3)由真值表或表達(dá)式分析電路功能.例:分析下圖所示邏輯電路P1P2P3P4F=P2+P3+P4P2=A·P1P3=B·P1P4=C·P1P1=ABC=(A+B+C)·ABC真值表:ABCF000100100100011000010101001111邏輯功能:

一致電路=ABC+ABC&ABCF&&&≥19.1.2組合電路的一般設(shè)計(jì)方法一般步驟:(1)由實(shí)際邏輯問(wèn)題列出真值表;(2)由真值表寫(xiě)出邏輯表達(dá)式;(3)化簡(jiǎn)、變換輸出邏輯表達(dá)式；(4)畫(huà)出邏輯圖。例:試用與非門(mén)設(shè)計(jì)一個(gè)三變量表決電路,表決規(guī)則為少數(shù)服從多數(shù).解:(1)列真值表設(shè):由A、B、C表示三個(gè)輸入變量，F(xiàn)表示表決結(jié)果。并設(shè)A、B、C為1表示贊成，為0表示反對(duì)；F為1表示表決通過(guò)，為0表示不通過(guò)。ABCF000000100100011100010111011111(2)化簡(jiǎn)、求最簡(jiǎn)函數(shù)表達(dá)式ABC01000111101111F=AB+AC+BC=AB·AC·BC(3)畫(huà)電路圖ABCF&&&&例設(shè)計(jì)一個(gè)兩位二進(jìn)制數(shù)比較器。解設(shè)被比較的數(shù)分別為A=A1A0,B=B1B0;比較的結(jié)果為:A1A0>B1B0時(shí)，輸出F1=1；A1A0=B1B0時(shí)，輸出F2=1；A1A0<B1B0時(shí)，輸出F3=1.列真值表：A1A0B1B0

F1

F2

F3

A1A0B1B0

F1

F2

F30000010100010000010011001100001000110100100011001101100101001001100100010101011011000110001111010001110011111010畫(huà)卡諾圖化簡(jiǎn)：A1A0B1B00001111000011110111111F1F1=A1B1+A1A0B0+A0B1B0A1A0B1B000011110000111101111F2F2=A1A0B1B0+A1A0B1B0+A1A0B1B0+

A1A0B1B0A1A0B1B00001111000011110111111F3F3=A1B1+A1A0B0+A0B1B0按F1、F2和F3表達(dá)式可方便地用門(mén)電路實(shí)現(xiàn)比較器的邏輯功能。（圖略，可作為一習(xí)題，請(qǐng)?jiān)谡n后完成。）

9.2MSI構(gòu)成的組合邏輯電路本節(jié)將介紹幾種常用的中規(guī)模集成電路(MSI),這些中規(guī)模集成電路分別具有特定的邏輯功能,稱為功能模塊,用功能模塊設(shè)計(jì)組合邏輯電路,具有許多優(yōu)點(diǎn).9.2.1自頂向下的模塊化設(shè)計(jì)方法頂:指系統(tǒng)功能,即系統(tǒng)總要求,較抽象.向下:指根據(jù)系統(tǒng)總要求,將系統(tǒng)分解為若干個(gè)子系統(tǒng),再將每個(gè)子系統(tǒng)分解為若干個(gè)功能模塊……,直至分成許多各具特定功能的基本模塊為止.例:設(shè)計(jì)一個(gè)數(shù)據(jù)檢測(cè)系統(tǒng),功能表如下:S1S2

輸出功能00A+B01A－B0Min(A,B)11Max(A,B)數(shù)據(jù)A、B分別來(lái)自兩個(gè)傳感器.B:數(shù)據(jù)檢測(cè)系統(tǒng)

B1:輸入傳感器數(shù)據(jù)

B2

計(jì)算值

B3

選擇輸出

B11傳感器A

B12傳感器BB21A+BB22A－BB23Min(A,B)B24Max(A,B)*****

B231

比較

A和B

B232

選擇

Min**

B241

比較

A和B

B242

選擇

Max**頂層*：葉結(jié)點(diǎn)分層設(shè)計(jì)樹(shù)AB

B11轉(zhuǎn)換A

B12轉(zhuǎn)換B

B21二進(jìn)制加法

B22二進(jìn)制減法

B231

比較

B241

比較

B242

選擇

B232

選擇

B3輸出選擇S1S2B1:輸入B2:計(jì)算

功能選擇輸出傳感器

分層方框圖minmaxB23B249.2.2編碼器將信息(如數(shù)和字符等)轉(zhuǎn)換成符合一定規(guī)則的二進(jìn)制代碼.一、

二進(jìn)制編碼器用n位二進(jìn)制代碼對(duì)N=2n個(gè)特定信息進(jìn)行編碼的邏輯電路.設(shè)計(jì)方法:

以例說(shuō)明設(shè)計(jì)一個(gè)具有互相排斥輸入條件的編碼器.輸入:X0、X1、X2、X3輸出：A1、A0對(duì)應(yīng)關(guān)系：輸入A1A0

X000

X101

X210

X311X3X2X1X0A1A00000××0001000010010011××0100100101××0110××0111××000111001××010××1011××100××1101××1110××1111××

X3X2X1X0000111100001111011××××××××××××00A1=X2+X3000111100001111010××××××××××××01X3X2X1X0A0=X1+X34線—2線編碼器電路圖：≥1≥1X2X3X3X1A1A0編碼器在任何時(shí)候只允許有一個(gè)輸入信號(hào)有效;(2)電路無(wú)X0輸入端;(3)電路無(wú)輸入時(shí),編碼器的輸出與X0編碼等效.PLAY帶輸出使能(Enable)端的優(yōu)先編碼器:輸出使能端:用于判別電路是否有信號(hào)輸入.優(yōu)先:對(duì)輸入信號(hào)按輕重緩急排序,當(dāng)有多個(gè)信號(hào)同時(shí)輸入時(shí),只對(duì)優(yōu)先權(quán)高的一個(gè)信號(hào)進(jìn)行編碼.下面把上例4線—2線編碼器改成帶輸出使能(Enable)端的優(yōu)先編碼器,假設(shè)輸入信號(hào)優(yōu)先級(jí)的次序?yàn)?X3,X2,X1,X0.X3X2X1X0A1A0E0000000

1000100000100100011010010010001011000

11010001111001

0001101

0011101

0101101

01111011001101

1011101

1101101

111110

X3X2X1X000011110000111101100111111111100A1=X2+X3X3X2X1X000011110000111101001000111111101A0=X3+X2X1EO=X3X2X1X0=X3+X2+X1+X0≥1≥1&≥1X2X1X3X2X0A0A1EO編碼器電路圖二、

二－十進(jìn)制編碼器輸入:I0,I1,I2……I9,表示十個(gè)要求編碼的信號(hào).輸出:BCD碼.電路有十根輸入線,四根輸出線,常稱為10線—4線編碼器三、通用編碼器集成電路兩種主要集成電路:10線—4線優(yōu)先編碼器;8線—3線優(yōu)先編碼器.123456789I1I2I3I9HPRI/BCD1248Y0Y1Y2Y3741471、74147為10線—4線優(yōu)先編碼器,輸入為低電平有效,輸出為8421BCD

反碼,HPRI是最高位優(yōu)先編碼器的說(shuō)明.輸出（8421反碼）十進(jìn)制數(shù)10線—4線優(yōu)先編碼器真值表(74147)輸入I1I2I3I4I5I6I7I8I9Y3Y2Y1Y00987654321111111111××××××××××××××××××××××××××××××××××××

0010110111011110111110111111011111110111111110110011110001001101010111100110111101111例如:若輸入I8、I5、I2為0（有效），其它輸入為1

。則編碼器對(duì)I8進(jìn)行編碼，輸出Y3Y2Y1Y0=0111（1000的反碼）。10線—4線編碼器的邏輯圖及管腳圖見(jiàn)教材100頁(yè)圖3.14輸出表達(dá)式：用公式法化簡(jiǎn)。為了便于用與或非門(mén)實(shí)現(xiàn)，合并使函數(shù)值為0的最小項(xiàng)，先求出反函數(shù)最簡(jiǎn)與或式，然后再取反求出函數(shù)的最簡(jiǎn)與或非式。由于被排斥的變量（×）取值如何對(duì)輸出無(wú)影響，所以可從相應(yīng)最小項(xiàng)中去掉。如：(Y3)

=I9+I8I9=I8+I9Y3=I8+I9YEX1234567I0I1I2I7HPRI/BIN124Y0Y1Y2074148YSENST2、74148為8線—3線優(yōu)先編碼器,輸入為低電平有效,輸出為3位二進(jìn)制反碼,HPRI是最高位優(yōu)先編碼器的說(shuō)明.圖中:ST端為輸入控制端,當(dāng)ST=0時(shí),電路處于正常工作狀態(tài);當(dāng)ST=1時(shí),電路禁止工作,Y2Y1Y0=111,

YS=1,YEX=1YS=STI0I1I2I3I4I5I6I7YEX=ST(I0+I1+I2+I3+I4+I5+I6+I7)YS：選通輸出端.YEX:擴(kuò)展輸入端.當(dāng)ST=0(即正常工作時(shí)),若無(wú)編碼信號(hào)輸入(即編碼輸入信號(hào)Ii均為1),則YS=0.說(shuō)明當(dāng)YS=0時(shí),電路在工作狀態(tài),但無(wú)編碼信號(hào)輸入.這時(shí)Y2Y1Y0=111;若有編碼信號(hào)輸入,則YS=1.當(dāng)ST=0(即正常工作時(shí)),若有編碼信號(hào)輸入(即至少有一個(gè)Ii為0),則YEX=0.說(shuō)明當(dāng)YEX=0時(shí),電路在工作狀態(tài),而且有編碼信號(hào)輸入.若無(wú)編碼信號(hào)輸入,則YEX=1.輸出（二進(jìn)制反碼）Y2Y1Y0YEX

Ys

8線—3線優(yōu)先編碼器真值表(74148)輸入1000000000

11111111××

××××××

11110000010010101001011011000110101110011110111111STI0I1I2I3I4I5I6I7×××××××0××

××

××

01××××

×0

11××××

01

11××

×0

11

11××

01

11

11×0

11

11

11

01

11

11

11Y2=ST(I7+I6I7+I5I6I7+I4I5I6I7)

=ST(I4+I5+I6+I7)編碼器擴(kuò)展舉例:試用兩片74148編碼器和邏輯門(mén)構(gòu)成16線—4線優(yōu)先編碼器YEX1234567I0I7HPRI/BIN124074148YSENSTYEX1234567I8I15HPRI/BIN124074148YSENST&&&a0a1a2a3分析：對(duì)應(yīng)于輸入I0~I7的編碼輸出的低3位a0a1a2與對(duì)應(yīng)于輸入I8~I15的編碼輸出的低3位a0a1a2是完全相同的，所不同的只是最高位a3，前者的a3為邏輯1，后者的a3為邏輯0。1111~10000111~0000YEX1234567I0I7HPRI/BIN124074148YSENSTYEX1234567I8I15HPRI/BIN124074148YSENST&&&a0a1a2a3001111111110I15~I5均為1時(shí),如I4=00問(wèn)題思考：若用四片74148和邏輯門(mén)構(gòu)成一個(gè)

32線—5線編碼器，電路如何設(shè)計(jì)？若用一片74148和邏輯門(mén)構(gòu)成一個(gè)二—十進(jìn)制（BCD碼）優(yōu)先編碼器，電路又如何設(shè)計(jì)？9.2.3譯碼器一、

二進(jìn)制譯碼器X0X1Xn-1Y0Y1二進(jìn)制譯碼器……譯碼是編碼的逆過(guò)程，作用是將一組碼轉(zhuǎn)換為確定信息。輸入：二進(jìn)制代碼，有n個(gè)；輸出：2n

個(gè)特定信息。1、譯碼器電路結(jié)構(gòu)以2線—4線譯碼器為例說(shuō)明高電平輸出有效的2線–4線譯碼器電路Y0=BA=m0Y1=BA=m1Y2=BA=m2Y3=BA=m3MSB&&&&11ABLSBY0Y1Y2Y3.....BAY0Y1Y2Y300100001010000010110001

低電平輸出有效的2線–4線譯碼器電路MSB&&&&11ABLSBY0Y1Y2Y3.....Y0=BA=m0Y1=BA=m1Y2=BA=m2Y3=BA=m3BAY0Y1Y2Y300011101101101101111110

由前面分析容易得出:①高電平輸出有效二進(jìn)制譯碼器,其輸出邏輯表達(dá)式為:Yi=mi

(mi為輸入變量所對(duì)應(yīng)的最小項(xiàng))②低電平輸出有效二進(jìn)制譯碼器,其輸出邏輯表達(dá)式為:Yi=mi

(mi為輸入變量所對(duì)應(yīng)的最小項(xiàng))2、用譯碼器實(shí)現(xiàn)組合邏輯函數(shù)原理:二進(jìn)制譯碼器能產(chǎn)生輸入信號(hào)的全部最小項(xiàng),而所有組合邏輯函數(shù)均可寫(xiě)成最小項(xiàng)之和的形式.例試用3線–8線譯碼器和邏輯門(mén)實(shí)現(xiàn)下列函數(shù)F(Q,X,P)=Σm(0，1，4，6，7）=ΠM（2，3，5）解題的幾種方法：(1)利用高電平輸出有效的譯碼器和或門(mén)。F(Q,X,P)=m0+m1+m4+m6+m701234567ABCPXQ高位≥1F（Q，X，P）F(Q,X,P)=m0+m1+m4+m6+m7(2)利用低電平輸出有效的譯碼器和與非門(mén)。F(Q,X,P)=m0m1m4m6m701234567ABCPXQ高位F（Q，X，P）&F(Q,X,P)=m0m1m4m6m7(3)利用高電平輸出有效的譯碼器和或非門(mén)。F(Q,X,P)=Σm(0，1，4，6，7）=m2+m3+m501234567ABCPXQ高位≥1F（Q，X，P）(4)利用低電平輸出有效的譯碼器和與門(mén)。F(Q,X,P)=m2m3m501234567ABCPXQ高位F（Q，X，P）&F(Q,X,P)=m2m3m53、譯碼器的使能控制輸入端(1)利用使能輸入控制端，既能使電路正常工作，也能使電路處于禁止工作狀態(tài)；(2)利用使能輸入控制端，能實(shí)現(xiàn)譯碼器容量擴(kuò)展。EN為使能控制輸入端，EN=0，輸出均為0；EN=1，輸出譯碼信號(hào)。電路滿足：Yi=miEN&&&&11ABLSBY0Y1Y2Y3ENMSB邏輯圖Y0Y1Y2Y3ENAB邏輯符號(hào)利用使能端實(shí)現(xiàn)擴(kuò)展的例子：Y0Y1Y2Y3ENABY0Y1Y2Y3ENAB1I0I1I2Y0Y1Y2Y4Y3Y5Y6Y7（1）（2）當(dāng)I2=0時(shí)，(1)片工作,(2)片禁止.當(dāng)I2=1時(shí),(1)片禁止,(2)片工作.由兩片2線—4線譯碼器組成3線—8線譯碼器

二、二—十進(jìn)制譯碼器輸入:BCD碼.輸出:十個(gè)高、低電平.(常稱4線—10線譯碼器)偽碼A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90000011111111100011011111111001011011111110011111011111101001111011111010111111011110110111111011101111111111011100011111111011001111111111010101111111111

11111111111111輸出低電平有效真值表4線—10線譯碼器邏輯表達(dá)式：Y0=A3A2A1A0Y1=A3A2A1A0Y2=A3A2A1A0Y3=A3A2A1A0Y4=A3A2A1A0Y5=A3A2A1A0Y6=A3A2A1A0Y7=A3A2A1A0Y8=A3A2A1A0Y9=A3A2A1A0三、

通用譯碼器集成電路

1、74138

帶使能端3線—8線譯碼器01234567BIN/OCT124&ENa0a1a2S1S2S3Y0Y1Y2Y3Y4Y5Y6Y7②S1S2S3=001,電路工作;

否則,電路禁止工作,電路輸出均為1.①電路輸出低電平有效;3線—8線譯碼器真值表（74138）輸入S3S1+S2

a0

a1

a2序號(hào)

0

1

禁止345672輸出Y0Y1Y2Y3Y4Y5Y6Y7

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

10000000

00

00000000000000

0

0

0

0

0

074138應(yīng)用舉例:試用兩片74138構(gòu)成4線—16線譯碼器01234567BIN/OCT124&ENY8Y9Y10Y11Y12Y13Y14Y1501234567BIN/OCT124&ENa0a1a2Y0Y1Y2Y3Y4Y5Y6Y7Vcca3.......思考題：試用74138和邏輯門(mén)實(shí)現(xiàn)邏輯函數(shù)：F(A,B,C)=Σm(1,3,5,7)2、74154015BIN/SIXTEEN1248&ENa0a1a2S1S2Y0Y15a3……4線—16線譯碼器3、744209BCD/DEC1248a0a1a2Y0Y9a3……4線—10線譯碼器四、譯碼器做數(shù)據(jù)分配器數(shù)據(jù)分配器的功能和數(shù)據(jù)選擇器相反,是將一個(gè)輸入通道上的信號(hào)送到多個(gè)輸出端中的某一個(gè).DENY0Y1Y2Y3A1A0數(shù)據(jù)分配器一分四數(shù)據(jù)分配器例子:功能表ENA1A0Y0Y1Y2Y30××0000100D0001010D0011000D0111000D邏輯表達(dá)式Y(jié)i=(A1A0D+A1A0D+A1A0D+A1A0D)·EN=(miD)·EN&&&&&2線—4線譯碼器A1A2DENm0m1m2m3Y0Y1Y2Y3邏輯圖由譯碼器構(gòu)成數(shù)據(jù)分配器的例子:015BIN/SIXTEEN1248&ENa0a1a2S1S0Y0Y15a3……4線—16線譯碼器D實(shí)際上,數(shù)據(jù)分配器一般由帶使能端的譯碼器構(gòu)成.試用4線—16線譯碼器74154實(shí)現(xiàn)1分16的數(shù)據(jù)分配器功能Yi=mis1s0(mi是由a3a2a1a0構(gòu)成的最小項(xiàng))Yi=miDs0令S1=Ds0=0=miD五、

顯示譯碼器1、半導(dǎo)體數(shù)碼管abcdfeg七段顯示器（LED）abcdfeg七段顯示器分類(lèi)：①共陰abcdefg②共陽(yáng)陽(yáng)極加高電平字段亮。陰極加低電平字段亮。abcdefg

1

2、

顯示譯碼器功能：將表示數(shù)字的BCD碼轉(zhuǎn)換成七段顯示碼。七段顯示譯碼器DCBAabcdefg輸入：BCD碼輸出：七段顯示碼。顯示譯碼器設(shè)計(jì)步驟：（以輸入8421BCD碼、輸出驅(qū)動(dòng)共陽(yáng)顯示器為例）①列真值表；②化簡(jiǎn)、寫(xiě)最簡(jiǎn)函數(shù)表達(dá)式；③畫(huà)電路圖。真值表DCBA

abcdefg

顯示00000000001000011001111100100010010200110000110301001001100401010100100501100100000601110001111700000000008100100001009化簡(jiǎn)后表達(dá)式:a=ABCD+ABCb=ABC+ABCc=ABCd=ABC+ABC+ABCDe=A+ABCf=AB+ABCD+ABCg=ABC+BCD化簡(jiǎn)說(shuō)明:①利用了無(wú)關(guān)項(xiàng);②考慮了多輸出邏輯函數(shù)化簡(jiǎn)中的公共項(xiàng).思考題：根據(jù)上面設(shè)計(jì)，判斷當(dāng)輸入DCBA為1010時(shí)，LED顯示什么？9.2.4數(shù)據(jù)選擇器功能:從多路輸入數(shù)據(jù)中選擇其中的一路送至輸出端.數(shù)據(jù)選擇器簡(jiǎn)稱MUX,數(shù)據(jù)選擇器的數(shù)據(jù)輸入端數(shù)稱為通道數(shù).常見(jiàn)的數(shù)據(jù)選擇器有：二選一、四選一、八選一、和十六選一等數(shù)據(jù)選擇器。一、

數(shù)據(jù)選擇器電路結(jié)構(gòu)1、一個(gè)N選一的數(shù)據(jù)選擇器：N路數(shù)據(jù)輸入端一路數(shù)據(jù)輸出端

K路地址碼輸入端（2K=N）地址碼輸入數(shù)據(jù)輸入D0D1D2D3Y譯碼器A0A1數(shù)據(jù)輸出1、數(shù)據(jù)選擇器功能示意圖:(以四選一數(shù)據(jù)選擇器為例)(1)、功能表A1A0Y00D001D10D211D3

Y=(A1A0)D0+(A1A0)D1

+(A1A0)D2+(A1A0)D3Y=ΣmiDii=03(2)、輸出函數(shù)表達(dá)式:A1A0Y00D001D10D211D3

(1)、功能表地址數(shù)據(jù)輸出&&&&≥11A0A1D0D1D2D3Y1(3)、電路圖2、數(shù)據(jù)選擇器通道擴(kuò)展：由四選一數(shù)據(jù)選擇器組成十六選一數(shù)據(jù)選擇器的例子ZYA1A0D0D1D2D3YA1A0D0D1D2D3YA1A0D0D1D2D3YA1A0D0D1D2D3YA1A0D0D1D2D3A1A0A3A2I0I1I2I3I4I5I6I7I8I9I10I11I12I13I14I15(1)(2)(3)(4)(5)0000~0011(5)(1)0100~0111(5)(2)1000~1011(5)(3)1100~1111(5)(4)A3A2A1A0二、

通用數(shù)據(jù)選擇器集成電路輸入數(shù)TTLCMOS(數(shù)字)CMOS(模擬)ECL1674150451540672×874451409687415145124051101644×4744532×47415345394052101748×2746044×2741574519406610159常用MUX集成電路以雙四選一MUX74153和八選一MUX74151說(shuō)明之.1、雙四選一MUX74153EN012301｝G03MUXA0A11ST1D01D11D21D32D02D12D22D32ST1Y2Y74153Y=(A1A0D0+A1A0D1

+A1A0D2+A1A0D3)ST公共控制框控制作用以“與”關(guān)聯(lián)符號(hào)G表示，后面是0、1、

2、3的簡(jiǎn)寫(xiě)。兩個(gè)相同的單元框每個(gè)單元：其中ST為低電平有效，用EN說(shuō)明它的使能作用，由于這個(gè)EN后面無(wú)數(shù)字所以對(duì)本單元全部輸入端0~3均起作用。01234567012G07MUXA0A1D0D1D2D3D4D5D6D7YY74151A2ENSTY=（ΣmiDi）STi=0

72、八選一MUX74151數(shù)據(jù)的反碼Y的輸出3、利用選通控制端實(shí)現(xiàn)通道擴(kuò)展的例子:EN012301｝G03MUXA0A11STD0D1D2D3D4D5D6D72ST1Y2Y741531A2≥1YA2=0

時(shí),由A1A0選擇1DiA2=1時(shí),由A1A0選擇2Di三、數(shù)據(jù)選擇器的應(yīng)用1、

用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)基本思想:

由數(shù)據(jù)選擇器的一般表達(dá)式Y(jié)=ΣmiDi可知,利用地址變量產(chǎn)生所有最小項(xiàng),通過(guò)數(shù)據(jù)輸入信號(hào)Di的不同取值,來(lái)選取組成邏輯函數(shù)的所需最小項(xiàng).假設(shè)要實(shí)現(xiàn)的邏輯函數(shù)的輸入變量數(shù)為L(zhǎng)，實(shí)際選用的數(shù)據(jù)選擇器的地址輸入端數(shù)為k（1）、L<k時(shí)的設(shè)計(jì)方法例試用八選一數(shù)據(jù)選擇器74151實(shí)現(xiàn)邏輯函數(shù)

F(A,B,C)=Σm(1,2,4,7)解:待實(shí)現(xiàn)的函數(shù)為:F(A,B,C)=Σm(1,2,4,7)=ABC+ABC+ABC+ABC74151的輸出表達(dá)式為:Y=(A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7)STF(A,B,C)=Σm(1,2,4,7)=ABC+ABC+ABC+ABCY=(A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7)ST比較兩式:令:ST=0A2=A;A1=B;A0=C

D0=D3=D5=D6=0

D1=D2=D4=D7=1要使Y=FY=F0CAB0110100101234567012G07MUX74151EN電路圖為：Y=ABCD0+ABCD1+ABCD2+ABCD3+ABCD4+ABCD5+ABCD6

+ABCD7=ABC+ABC+ABC+ABC注意：①用MUX實(shí)現(xiàn)邏輯函數(shù)時(shí)，MUX必須被選通，即ST=0②變量和地址端之間的連接必須正確。(2)、L>k時(shí)的設(shè)計(jì)方法

代數(shù)法和卡諾圖法

例：試用四選一MUX實(shí)現(xiàn)邏輯函數(shù)F=ABC+ABC+ABC+ABC解：當(dāng)MUX被選通時(shí)，其輸出邏輯表達(dá)式為：Y=(A1A0)D0+(A1A0)D1+(A1A0)D2+(A1A0)D3比較兩式，令A(yù)1=A；A0=B；D0=1，D1=0，D2=C，D3=C則Y=F注：該題的解法不唯一。EN012301｝G03MUXA0A1STD0D1D2D3Y0BA10CCF將函數(shù)F寫(xiě)成：F=AB(C+C)+ABC+ABC=AB·1+AB·0+AB·C+AB·C例：用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)：F(A,B,C,D)=Σm(1,2,4,9,10,11,12,14,15)解:ABCD0001111000011110111111111AB(C+D)=A1A0D3AB(CD+CD)=A1A0D0AB(CD)=A1A0D1AB(C+D)=A1A0D2令數(shù)據(jù)選擇器的地址A1A0=ABD0=CD+CD=CD·CDD1=CD=CDD2=C+D=CDD3=C+D=CD注：上面采用A、B作為地址變量。實(shí)際上，地址變量的選取是任意的，選不同的變量為地址變量時(shí)，

數(shù)據(jù)輸入端的信號(hào)也要隨之變化。EN012301｝G03MUXA0A1STD0D1D2D3Y0BAF&&&&1CDDDCC電路圖：如果令數(shù)據(jù)選擇器的地址A1A0=BCABCD0001111000011110111111111

D0D1D2D3BCD=A1A0D0BC(AD)=A1A0D1BCA=A1A0D3D0=DD1=ADD3=AD2=D電路圖見(jiàn)教材119頁(yè)圖3.39BCD=A1A0D22、

MUX的其他應(yīng)用舉例①分時(shí)多路傳輸電路EN012301｝G03MUXA0A1STY0FABCDA1A0000001111000001111ABCDABCDAF周期地改變地址輸入變量，則可分時(shí)地傳輸多路信息。當(dāng)b2b1b0=a2a1a0時(shí)，Y=0;否則Y=1.②并行數(shù)碼比較器01234567012G07MUXA0A1D0D1D2D3D4D5D6D7Y74151A2ENST001234567BIN/OCT&EN1a0a1a2b0b1b21247413801234567012G07MUXA0A1D0D1D2D3D4D5D6D7Y74151A2ENST001234567BIN/OCT&EN1a0a1a2b0b1b212474138...D0=Y0=b2b1b0D1=Y1=b2b1b0D7=Y7=b2b1b0當(dāng)b2b1b0=a2a1a0時(shí)Y=a2a1a0

·b2b1b0+a2a1a0

·b2b1b0+···

a2a1a0

·b2b1b0Y=0;Y=1.當(dāng)b2b1b0=a2a1a0時(shí)9.2.5算術(shù)運(yùn)算電路數(shù)字信號(hào)的算術(shù)運(yùn)算主要是加、減、乘、除四個(gè)類(lèi)型，而加運(yùn)算為最基礎(chǔ)，因此算術(shù)運(yùn)算電路的核心為加法器.一、

基本加法器電路1、

半加器(HA)僅考慮兩個(gè)一位二進(jìn)制數(shù)相加,而不考慮低位的進(jìn)位,稱為半加.ABSCΣCO半加器邏輯符號(hào)設(shè):A、B為兩個(gè)加數(shù)，S為本位的和，C為本位向高位的

進(jìn)位。則半加器的真值表、方程式、邏輯圖如下所示ABCS000001010011110真值表S=AB+AB=A⊕BC=AB邏輯方程=1&ABSC邏輯圖?

?

2、

全加器在多位數(shù)相加時(shí),除考慮本位的兩個(gè)加數(shù)外,既要考慮低位向本位的進(jìn)位,又要考慮低位向本位的進(jìn)位.例:1101被加數(shù)1111加數(shù)+)11110低位向高位的進(jìn)位11100和實(shí)際參加一位數(shù)相加,必須有三個(gè)輸入變量,它們是:

本位加數(shù)

Ai、Bi；低位向本位的進(jìn)位

Ci-1一位全加器的輸出結(jié)果為：

本位和

Si

；本位向高位的進(jìn)位

Ci

一位全加器電路設(shè)計(jì)：AiBiCi-1CiSi0000000101010010111010001101101101011111=Ai⊕Bi⊕Ci-1Si=（AiBi+AiBi）Ci-1

+（AiBi+AiBi）Ci-1=（Ai⊕Bi）Ci-1+AiBi

Ci=（AiBi+AiBi）Ci-1+AiBi而半加器的和為：S=Ai⊕Bi

因此Si=S

⊕Ci-1

=SCi-1+AiBi(1)一位全加器真值表(2)輸出邏輯表達(dá)式AiBiSiCiΣCO全加器邏輯符號(hào)Ci-1CI因此可由兩個(gè)半加器實(shí)現(xiàn)一個(gè)全加器Ci-1SiSCi-1ΣCOAiBiΣCOS=Ai⊕BiAiBi≥1CiSi=S

⊕Ci-1

Ci=SCi-1+AiBi=1&ABSC

半加器邏輯圖?

?

(3)全加器電路圖PLAY3、

串行進(jìn)位加法器當(dāng)有多位數(shù)相加時(shí),可模仿筆算,用全加器構(gòu)成串行進(jìn)位加法器.A3B3S3C3ΣCOCIA2B2S2C2ΣCOCIA1B1S1C1ΣCOCIA0B0S0C0ΣCOCI四位串行進(jìn)位加法器串行進(jìn)位加法器特點(diǎn):結(jié)構(gòu)簡(jiǎn)單;運(yùn)算速度慢.A1A2S1C2ΣCOC0CIB1B2S27482A1A2S1C4ΣCOC0CIA3A4S2B1B2B3B4S3S474834、

MSI加法器模塊二、

高速加法器1、

全并行加法器nnnm第一級(jí)門(mén)第二級(jí)門(mén)COSAB特點(diǎn):速度最快;

電路復(fù)雜，而無(wú)法采用.按組合邏輯電路一般設(shè)計(jì)方法，電路輸出和S和最高位進(jìn)位信號(hào)CO總能直接寫(xiě)成輸入信號(hào)A和B的最簡(jiǎn)函數(shù)表達(dá)式，因此可用二級(jí)門(mén)結(jié)構(gòu)來(lái)實(shí)現(xiàn)電路功能。2、

超前進(jìn)位加法器設(shè)計(jì)思想:通過(guò)邏輯電路提前得出加到每一位全加器上的進(jìn)位輸入信號(hào)，而無(wú)需從最低位開(kāi)始逐位傳遞進(jìn)位信號(hào)。全加器的進(jìn)位表達(dá)式:

Ci=（AiBi+AiBi）Ci-1+AiBi=AiBi+(Ai+Bi)Ci-1令:Gi=

AiBi---進(jìn)位產(chǎn)生項(xiàng)Pi=(Ai+Bi)---進(jìn)位傳送項(xiàng)則:Ci的一般表達(dá)式為：Ci=Gi+PiCi-1=AiBi

Ci-1+AiBi

Ci-1+AiBi

Ci-1+AiBi

Ci-1若兩個(gè)四位二進(jìn)制數(shù)相加A=A3A2A1A0B=B3B2B1B0則:C0=G0

;C1=G1+P1C0;C2=G2+P2C1=G2+P2G1+P2P1G0由Pi、Gi

并經(jīng)過(guò)兩級(jí)門(mén)電路就可求得進(jìn)位信號(hào)C.實(shí)際實(shí)現(xiàn)中,是將求Gi和Pi的電路放進(jìn)全加器中,而將全加器中求進(jìn)位信號(hào)的電路去除.根據(jù)Gi

、Pi來(lái)求進(jìn)位信號(hào)C的電路稱為超前進(jìn)位電路（CLA）（因?yàn)镃i=Gi+PiCi-1）C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1G0四位超前進(jìn)位加法器結(jié)構(gòu)圖：A3B3A2B2A1B1A0B00FAFAFAFAG3

P3S3G2

P2S2G1

P1S1G0

P0S0超前進(jìn)位電路（CLA）C0C1C2C3三、

加法器的應(yīng)用舉例1、將8421BCD碼轉(zhuǎn)換為余3BCD碼的代碼轉(zhuǎn)換電路.

A1A2S1C4ΣCOC0CIA3A4S2B1B2B3B4S3S47483ABCD1100Y1Y2Y3Y402、

四位二進(jìn)制加/減器問(wèn)題：如何將余3BCD碼轉(zhuǎn)換為

8421BCD碼。(R)2=(P)2

–(Q)2=(P)2+(-Q)2=(P)2+[Q]2=(P)2+(Q)2+1S功能0(P)2+(Q)21(P)2－(Q)2兩個(gè)運(yùn)算數(shù)分別為:P=P4P3P2P1Q=Q4Q3Q2Q1控制信號(hào)為:S補(bǔ)碼反碼1111A4A3A2A1B4B3B2B1S4S3S2S14A3A2A1A4B3B2B1B4Y3Y2Y1YP4P3P2P1Q4Q3Q2Q1ENSC0C4SMUX(74157)ADDER(7483)S4S3S2S1S功能0(P)2+(Q)21(P)2－(Q)2注：求二進(jìn)制補(bǔ)碼為對(duì)原碼取反加1。關(guān)于減法電路探討(1)、二進(jìn)制減法運(yùn)算

N補(bǔ)=2n

－N原(N原為n位)

N原=2n－N補(bǔ)

N補(bǔ)=N反

+1A－B=A－B原＝A－(2n－B補(bǔ))=A+B反+1－2n(1)(1)式的實(shí)現(xiàn)方法:(以4位數(shù)相減為例)A1A2S1ΣCOCIA3A4S2B1B2B3B4S3S47483D1D2D3D41V(借位信號(hào))1借位信號(hào)實(shí)現(xiàn)減2n的功能:當(dāng)A+B反+1的高位有進(jìn)位時(shí),該進(jìn)位信號(hào)和2n相減使最高位為0,反之為1。(2)分兩種情況討論：

第一種：A－B≥1

設(shè)A=0101,B=0001

求補(bǔ)碼相加演算過(guò)程如下：0101(A)(B反)1(加1）01000100(進(jìn)位反相)+10借位運(yùn)算結(jié)果為4和實(shí)際相同。第二種：

A－B<1

設(shè)A=0001,B=0101

求補(bǔ)碼相加演算過(guò)程如下：0001(A)1010(B反)1(加1）11001100(進(jìn)位反相)+01借位運(yùn)算結(jié)果為－4的補(bǔ)碼，最高位的1為符號(hào)位。*由V符號(hào)決定求補(bǔ)的邏輯圖B3B2B1B0A3A2A1A0S3S2S1S0CI4位加法器=1=1=1=1D3D2D1D0D’3D’2D’1D’00VV=0,輸出為輸入的原碼V=1,輸出為輸入的補(bǔ)碼3、

利用7483(四位二進(jìn)制加法器)構(gòu)成8421BCD碼加法器.二進(jìn)制數(shù)和8421BCD碼對(duì)照表十進(jìn)制數(shù)二進(jìn)制數(shù)(和)8421BCD碼(和)C4S4S3S2S1K4B8B4B2B1

00000000000100001000012000100001030001100011400100001005001010010160011000110700111001118010000100090100101001

10010101000011010111000112011001001013011011001114011101