第8章 組合邏輯電路

第8章組合邏輯電路【本章內(nèi)容提要】

組合邏輯電路的結(jié)構(gòu)特點及功能特點；組合邏輯電路的分析方法與設(shè)計方法；編碼器、譯碼器、加法器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器的工作原理及使用方法；組合電路中的競爭-冒險現(xiàn)象及消除方法。

本章內(nèi)容提要重點：（1）組合邏輯電路的結(jié)構(gòu)與功能特點；（2）組合邏輯電路的分析與設(shè)計方法；（3）編碼器、譯碼器、數(shù)據(jù)選擇器、加法器、數(shù)值比較器等組合邏輯電路的邏輯功能及應(yīng)用。難點：（1）互斥編碼器與優(yōu)先編碼器的功能區(qū)別；（2）用3/8線譯碼器實現(xiàn)組合邏輯函數(shù)；（3）用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)；（4）組合邏輯芯片的功能擴展。8.1組合邏輯電路的特點及分析設(shè)計方法8.1.1組合電路的特點1.功能特點組合電路在任意時刻的輸出僅僅取決于該時刻輸入信號的狀態(tài)，而與該時刻之前電路的狀態(tài)無關(guān)。簡而言之，組合電路“無記憶性”。圖8-1所示是一個有多輸入端和多輸出端的組合電路框圖，其中A1、A2、…Am為輸入邏輯變量，Y1、Y2、…Yn為輸出邏輯變量，輸出與輸入之間的關(guān)系表示為

Y1=f1（A1、A2、…Am）Y2=f2（A1、A2、…Am）┇┇（8-1）

Yn=fn（A1、A2、…Am）圖8-12.結(jié)構(gòu)特點組合電路之所以具有以上功能特點，歸根結(jié)底是由于結(jié)構(gòu)上滿足以下特點：（1）不包含記憶（存儲）元件；（2）不存在輸出到輸入的反饋回路。需要指出的是，在第7章介紹的各種門電路均屬于組合電路，它們是構(gòu)成復(fù)雜組合電路的單元電路。8.1.2組合電路的一般分析方法分析組合電路，就是根據(jù)已知的邏輯圖，找出輸出變量與輸入變量之間的邏輯關(guān)系，從而確定電路的邏輯功能。分析組合電路，通常遵循以下步驟：（1）根據(jù)給定邏輯圖寫出輸出變量的邏輯表達式；（2）用公式法或卡諾圖法化簡邏輯表達式；（3）根據(jù)化簡后的表達式列出真值表；（4）根據(jù)真值表所反映的輸出與輸入變量的取值對應(yīng)關(guān)系，說明電路的邏輯功能。例8-1試分析圖8-2所示電路的邏輯功能。解（1）從輸入端依次寫出各門電路輸出信號的邏輯表達式：（2）列出邏輯函數(shù)真值表，如表8-1所示。（3）邏輯功能分析由真值表可知，當(dāng)A、B、C中有多數(shù)個為1時，F(xiàn)即為1。因此，圖8-2所示電路具有多數(shù)表決的功能，是一個多數(shù)表決電路。例8-2分析圖8-3所示電路的邏輯功能。解（1）寫邏輯表達式。

（2）化簡。圖8-3（或）（3）由化簡后的表達式列出真值表如表8-2所列。（4）分析邏輯功能。由真值表可知，只要A、B、C的取值不一樣，輸出Y就為1；否則，當(dāng)A、B、C取值一樣時，Y為0。所以，這是一個三變量的非一致電路。例8-3試分析圖8-4所示電路的邏輯功能。解（1）寫出圖8-4的邏輯表達式。

（2）由邏輯表達式得真值表如表8-3所列。（3）分析邏輯功能.由真值表可知，當(dāng)4個輸入變量中有奇數(shù)個1時，輸出為1；否則，輸入變量中有偶數(shù)個1時，輸出為0，這樣根據(jù)輸出結(jié)果就可以校驗輸入1的個數(shù)是否為奇數(shù)，因此圖8-4所示電路是一個4輸入變量的奇校驗電路。表8-3例8-3真值表

ABCDYABCDY

00000100010001110010001011010000110101110100111000010101101101100111010111111110

圖8-38.1.3組合電路的一般設(shè)計方法組合電路的設(shè)計與分析過程相反，它是根據(jù)已知的邏輯問題，首先列出真值表，然后求出邏輯函數(shù)的最簡表達式，繼而畫出邏輯圖。組合電路的設(shè)計通常以電路簡單、所用器件最少為目標(biāo)。前面介紹的用公式法和卡諾圖法化簡邏輯函數(shù)，就是為了獲得最簡表達式，以便使用最少的門電路組合成邏輯電路。但是由于在設(shè)計中普遍采用中、小規(guī)模集成電路，一片集成電路包括幾個至幾十個同一類型的門電路，因此應(yīng)根據(jù)具體情況，盡可能減少所用器件的數(shù)目和種類，這樣可以使組裝好的電路結(jié)構(gòu)緊湊，達到工作可靠的目的。

組合電路的設(shè)計可遵循以下步驟：（1）設(shè)定輸入、輸出變量并進行邏輯賦值；（2）根據(jù)功能要求列出真值表；（3）根據(jù)真值表寫出邏輯表達式并化成最簡；（4）根據(jù)最簡表達式畫出邏輯圖。例8-4設(shè)計一個三人表決電路，要求實現(xiàn)：大多數(shù)人同意時，結(jié)果才能通過。解（1）設(shè)定變量并進行邏輯賦值。用A、B、C表示三個人，即輸入變量；用Y代表結(jié)果，即輸出變量。且采用正邏輯賦值，A、B、C為1表示同意，為0表示不同意；Y為1表示結(jié)果通過，為0表示不通過。這種用字母表示特定事物的過程叫做設(shè)定變量，用二進制代碼0和1表示事物兩種相反狀態(tài)的過程稱為邏輯賦值。如果沒有特別說明，一般均采用正邏輯進行賦值。（2）根據(jù)題目要求列真值表，如表8-4所列。（3）由真值表寫出邏輯表達式并化簡。（4）畫邏輯圖。若用與非門實現(xiàn)，則先求最簡與非-與非表達式邏輯圖如圖8-5所示。圖8-5例8-5設(shè)計一個燃油鍋爐自動報警器。要求燃油噴嘴在開啟狀態(tài)下，如鍋爐水溫或壓力過高則發(fā)出報警信號。要求用與非門實現(xiàn)。解（1）設(shè)定變量并進行邏輯賦值。將噴嘴開關(guān)、鍋爐水溫、壓力分分別用A、B、C表示；A=1表示噴嘴開關(guān)打開，A=0表示噴嘴開關(guān)關(guān)閉；B、C為1表示溫度、壓力過高，為0表示溫度、壓力正常。報警信號作為輸出變量用F表示，F(xiàn)=0表示正常，F(xiàn)=1報警。（2）根據(jù)題意列真值表，如表8-5所示。（3）根據(jù)真值表寫表達式并化為最簡。由于要求用與非門實現(xiàn)，所以需將表達式變換成與非-與非式。即（4）畫邏輯圖。用與非門實現(xiàn)的邏輯圖如圖8-6所示。例8-6設(shè)A、B、C為某保密鎖的3個按鍵，當(dāng)A鍵單獨按下時，鎖既不打開也不報警；只有當(dāng)A、B、C或者A、B或者A、C分別同時按下時，鎖才能被打開，當(dāng)不符合上述組合狀態(tài)時，將發(fā)出報警信息，試分別用與非門和或非門設(shè)計此保密鎖的邏輯電路。解（1）設(shè)定變量并進行狀態(tài)賦值.設(shè)A、B、C為三個按鍵，按下為1，不按為0。設(shè)F和G分別為開鎖信號和報警信號，開鎖為1，不開鎖為0，報警為1，不報警為0。（2）根據(jù)題意列真值表，如表8-6所示。（3）根據(jù)真值表寫表達式并化為最簡。若用與非門實現(xiàn)，需將表達式變換成與非-與非式。即若用或非門實現(xiàn)，需將表達式變換成或非-或非式。根據(jù)第1章介紹的求或非-或非式的方法，可得（4）畫邏輯圖。用與非門和或非門實現(xiàn)的邏輯圖分別如圖8-7和圖8-8所示。8.2常用組合邏輯電路介紹

常用組合邏輯電路：編碼器、譯碼器、加法器、數(shù)據(jù)選擇器、數(shù)值比較器、數(shù)據(jù)分配器、函數(shù)發(fā)生器等電路是常用的組合邏輯電路，它們經(jīng)常、大量地出現(xiàn)在各種數(shù)字系統(tǒng)中。為了使用方便，已經(jīng)將這些邏輯電路制成了中、小規(guī)模集成電路產(chǎn)品。在設(shè)計大規(guī)模集成電路時，也經(jīng)常調(diào)用這些模塊，作為所設(shè)計電路的組成部分。下面就分別介紹這些電路的工作原理及使用方法。8.2.1編碼器1.什么是編碼一般地說，用文字、符號或者數(shù)字表示特定事物的過程都可以叫做編碼。例如，人一出生就要起名字，入學(xué)后被編上學(xué)號，運動員身上帶的號碼布等等，都屬于編碼。而數(shù)字電路中的編碼，是指用二進制代碼表示不同的事物。能夠?qū)崿F(xiàn)編碼功能的電路稱做編碼器。n位二進制代碼可以組成2n種不同的狀態(tài)，也就可以表示2n個不同的信息。若要對N個輸入信息進行編碼，則滿足

N≤2n

（8-2）n為二進制代碼的位數(shù)，也即輸入變量的個數(shù)。當(dāng)N=2n時，是利用了n個輸入變量的全部組合進行的編碼，稱為全編碼，實現(xiàn)全編碼的電路叫做全編碼器（或稱二進制編碼器）；當(dāng)N＜2n時，是利用了n個輸入變量的部分狀態(tài)進行的編碼，稱為部分編碼。2.二進制編碼器

二進制編碼器也叫全編碼器，其框圖如圖8-9所示?？驁D中，輸入信號I1、I2…I2n為2n個有待于編碼的信息，輸出信號Yn、Yn-1…Y1為n位二進制代碼，其中Yn為代碼的最高位，Y1為最低位。例如，當(dāng)n=3時，稱為3位二進制編碼器；當(dāng)n=4時，稱為4位二進制編碼器。圖8-9

編碼器的編碼特點：對于編碼器而言，在編碼過程中，一次只能有一個輸入信號被編碼，被編碼的信號必須是有效電平，有效電平可能是高電平，也有可能是低電平，這與電路設(shè)計有關(guān)，不同編碼器，其有效電平可能不同。例如，某個編碼器的輸入有效電平是高電平，表明只有當(dāng)輸入信號為高電平時才能被編碼，而輸入為低電平時不能被編碼。對于輸出的二進制代碼來說，可能是原碼，也有可能是反碼，這也取決于電路設(shè)計中所選取的門電路的種類。例如，十進制數(shù)“9”的4位原碼是1001，而反碼是0110。二進制編碼器討論：二進制編碼器又分為普通編碼器和優(yōu)先編碼器。（1）普通編碼器以3位二進制普通編碼器為例。表8-7是該編碼器的真值表，由表可以看出：①輸入信號為低電平有效，因此輸入信號“I”上面帶有反號；②輸入信號之間互相排斥，即不允許有兩個或兩個以上輸入信號同時為有效電平，因此，這種普通編碼器又稱作互斥編碼器。輸出信號為原碼，所以“Y”上面沒有反號，這種二進制編碼器又可稱作8線-3線（8/3線）編碼器。根據(jù)真值表可以寫出輸出變量Y2、Y1、Y0的表達式為：由表達式畫出邏輯電路圖如圖8-10（a）所示，圖（b）是該3/8線互斥編碼器的邏輯符號。圖8-10（2）優(yōu)先編碼器與普通編碼器不同，優(yōu)先編碼器允許同時有幾個輸入信號為有效電平，但電路只能對其中優(yōu)先級別最高的信號進行編碼。同樣以8/3線優(yōu)先編碼器為例，設(shè)輸入信號I7～I0為高電平有效（“I”上不帶反號），輸出為原碼（Y2、Y1、Y0上也沒有反號）。若輸入信號的優(yōu)先級別依次為I7、I6、…I1、I0，則可以得到表8-8所列的真值表（表中“×”表示取0取1均可）。顯然，表中輸入信號允許同時有多個為有效電平1。由表8-8可分別寫出Y2、Y1、Y0的表達式如下：若用與或非門實現(xiàn)且反碼輸出，即輸出為、、，則上面的式子可寫成：如果輸入為低電平有效，即反變量輸入，則根據(jù)、、的表達式可畫出8/3線優(yōu)先編碼器的邏輯圖，如圖8-11所示。特別地，當(dāng)輸入低電平有效時，常將反相器的“o”畫在輸入端，如圖中G1～G7。另外注意，圖中為隱含碼，即當(dāng)輸入信號均無輸入時（即均為1），此時，、、均為1，此即的編碼。圖8-11

（3）集成8/3線優(yōu)先編碼器圖8-12（a）是集成TTL8/3線優(yōu)先編碼器74LS148的引腳排列圖，圖（b）是其邏輯符號，在理論分析中，采用的都是集成電路的邏輯符號。而集成電路的外部引腳排列圖多用于實際連線中。表8-9是它的真值表。74LS148除了具備表8-8所示的8/3線優(yōu)先編碼器的功能外，還增加了一些功能端、和。

圖8-12為使能端，低電平有效，即當(dāng)=0時，電路才處于工作狀態(tài)，對輸入信號進行編碼。否則，當(dāng)=1時，編碼被禁止，輸出為無效的高阻態(tài)，用1表示。和分別稱作選通輸出端和擴展輸出端，它們均用于編碼器的級聯(lián)擴展。級聯(lián)應(yīng)用時將高位片的端與低位片的端連接起來，可以擴展編碼器的功能，并且要使=0，必須均為無效電平1。在級聯(lián)應(yīng)用時可作輸出位的擴展端。例8-7試用兩片8/3線優(yōu)先編碼器74LS148級聯(lián)，構(gòu)成16/4線編碼器。解連線圖如圖8-13所示。圖8-13是編碼輸入信號，低電平有效，優(yōu)先級別最高，優(yōu)先級別最低；組成4位二進制反碼作輸出信號。當(dāng)高位片無輸入而低位片有輸入時（即全為1，中至少有一個為0時），高位片的=0，低位片工作，=1，輸出為的編碼1000～1111（反碼）。當(dāng)高位片有輸入時（即中至少有一個為低電平時），高位片的=1，低位片停止工作，=0，輸出為的編碼0000～0111（反碼）。3．十進制編碼器將10個輸入信號I9～I0分別編成對應(yīng)的8421BCD碼的電路稱為十進制編碼器，也稱為二-十進制編碼器或8421BCD碼編碼器。計算機的鍵盤輸入邏輯電路就是由編碼器組成。圖8-14所示是用十個按鍵和門電路組成的8421BCD碼編碼器，其中代表10個按鍵，即對應(yīng)十進制數(shù)0～9的輸入鍵，低電平有效；A、B、C、D為輸出代碼，組成4位8421BCD碼，且為原碼，A為代碼的最高位，D為最低位。GS為控制使能標(biāo)志，高電平有效，GS為高電平時，表明有信號輸入，編碼器工作，否則，GS為低電平時，無信號輸入，編碼器不工作。圖8-14集成十進制編碼器中，常見的是10線-4線優(yōu)先編碼器74LS147，圖8-15（a）所示為74LS147的引腳排列圖，圖8-15（b）是它的邏輯符號。74LS147的輸入端為，低電平有效，優(yōu)先權(quán)從到依次降低；輸出為、、、，組成4位8421BCD碼，為最高位，為最低位，且輸出為反碼。圖8-15例8-8某醫(yī)院有一、二、三、四號病室，每室設(shè)有呼叫按鈕，同時在護士值班室內(nèi)對應(yīng)地裝有一、二、三、四號指示燈?，F(xiàn)在的情況是，四個病室的按鈕可以同時按下，但值班室一次只有一盞燈亮，一號病室的優(yōu)先權(quán)最高，四號病室的優(yōu)先權(quán)最低。試用優(yōu)先編碼器74LS148和門電路設(shè)計滿足上述要求的控制電路。解選取輸入變量B1、B2、B3、B4分別表示一、二、三、四號病室的按鈕，按下時變量為0，否則為1。用輸出變量L1、L2、L3、L4分別表示一、二、三、四號指示燈，變量為0表示燈亮，否則表示燈滅。因為只要控制4盞燈，故用二位輸出即可。選用74LS148的低4位輸入端和低二位輸出端、即可?？刂齐娐返墓δ芸捎帽?-10來描述。

由功能表可得L1～L4的表達式為：由表達式畫出邏輯圖如圖8-16所示。8.2.2譯碼器1.什么是譯碼譯碼是指將輸入的二進制代碼譯成對應(yīng)的輸出高、低電平信號或另外一個代碼的過程。能夠?qū)崿F(xiàn)譯碼功能的電路叫作譯碼器。譯碼是編碼的逆過程。編碼器是將N個輸入信號用n變量的不同二進制組合表示出來，而譯碼器則是將n變量的不同二進制組合所表示的狀態(tài)一一反映出來。若譯碼器有n個輸入信號，N個輸出信號，則應(yīng)有N≤2n。當(dāng)N=2n時，稱為全譯碼器，也叫二進制譯碼器；當(dāng)N＜2n時，稱為部分譯碼器。常用的譯碼器有二進制譯碼器、十進制譯碼器和顯示譯碼器。2.二進制譯碼器圖8-17是二進制譯碼器的框圖。圖中A1～An是n個輸入信號，組成n位二進制代碼，An是代碼的最高位，A1是代碼的最低位，代碼可能是原碼，也可能是反碼，若為反碼，則“A”字母上面要帶反號；Y1～Y2n是輸出信號，可能是高電平有效，也可能是低電平有效，若為低電平有效，則“Y”字母上要帶反號。圖8-17圖8-18是集成3/8線譯碼器74LS138的邏輯圖和引腳排列圖，其中S1、、是使能端，只有當(dāng)S1=1且==0時，譯碼器才工作，否則，譯碼器處于非工作狀態(tài)。、

圖8-18表8-11示出了74LS138的真值表。真值表能夠全面清楚地反映電路的工作原理。由74LS138的真值表可以看出，其輸入信號為原碼，A2是最高位；輸出為低電平有效，譯碼過程中，根據(jù)A2A1A0的取值組合，中的某一個輸出為低電平，且（i=0，1，2，…7），mi為最小項。這一特點是全譯碼器所共有的。據(jù)此，我們可以用集成譯碼器實現(xiàn)組合邏輯函數(shù)。例8-9用集成譯碼器并輔以適當(dāng)門電路實現(xiàn)下列組合邏輯函數(shù)解要實現(xiàn)的是一個3變量的邏輯函數(shù)，因此應(yīng)選用3/8線譯碼器，用74LS138。（1）將所給表達式化成最小項之和形式。（2）確定譯碼器輸入邏輯變量。令A(yù)2A1A0=ABC（3）寫出譯碼器輸出邏輯表達式。（4）把邏輯函數(shù)Y與譯碼器輸出邏輯表達式相比較得：（5）由表達式可知，需外接與非門實現(xiàn)，畫出邏輯圖如圖8-19所示。圖8-19例8-10設(shè)X、Z均為3位二進制數(shù)，X為輸入，Z為輸出，要求二者之間有下述關(guān)系：當(dāng)3≤X≤6時，Z=X+1；X＜3時，Z=0；X＞6時，Z=3。試用一片3/8線譯碼器構(gòu)成實現(xiàn)上述要求的邏輯電路。解（1）按題意列出真值表，如表8-12所示。（2）由真值表寫出輸出Z的表達式。（3）確定譯碼器輸入邏輯變量。

令A(yù)2A1A0=X2X1X0（4）寫出譯碼器輸出邏輯表達式（從略）。（5）把Z2、Z1、Z0與譯碼器輸出邏輯表達式相比較得：

（6）畫出邏輯圖如圖8-20所示。例8-11試用兩片3/8線譯碼器74LS138構(gòu)成4/16線譯碼器。解級聯(lián)圖如圖8-21所示。其中D3D2D1D0為4位代碼輸入端，D3是最高位，當(dāng)D3=0時，譯碼器（Ⅰ）工作，D3=1時，譯碼器（Ⅱ）工作。因此，可用D3作為選通信號，分別控制兩個譯碼器輪流工作。74LS138是計算機微處理器電路中最常用的地址譯碼器。典型的8位微處理器Intel8085A或Mototola6809有16根地址線（A0～A15），微處理器通過地址線A0～A15確定存儲器的存儲單元或外部設(shè)備，以達到交換數(shù)據(jù)的目的。圖8-213.十進制譯碼器將8421BCD碼翻譯成10個對應(yīng)的十進制數(shù)碼的電路稱為十進制譯碼器，也叫二-十進制譯碼器，它屬于4/10線譯碼器。圖8-22示出了集成4/10線譯碼器74LS42的引腳排列圖。它的輸入為4位二進制代碼A3A2A1A0，A3為最高位，A0為最低位，并且是原碼輸入；輸出信號是～，共10個信號輸出端，低電平有效。圖8-224.顯示譯碼器在實際中，被譯出的信號經(jīng)常需要直觀地顯示出來，這就需要顯示譯碼器。顯示譯碼器通常由譯碼電路、驅(qū)動電路和顯示器等組成。常用的顯示譯碼器將譯碼電路與驅(qū)動電路合于一身。（1）顯示器在數(shù)字系統(tǒng)中，廣泛使用七段字符顯示器，或稱七段數(shù)碼管顯示器。常用的七段顯示器有半導(dǎo)體數(shù)碼管顯示器（LED）和液晶顯示器（LCD），這里僅介紹半導(dǎo)體七段顯示器。圖8-23（a）是七段顯示器的示意圖，它由a～g七個光段組成，每個光段都是一個發(fā)光二極管（LightEmittingDiode，簡稱LED）。根據(jù)需要，可讓其中的某些段發(fā)光，即可顯示出數(shù)字0～15，如圖8-24所示。圖8-23圖8-24注意：七段顯示器分共陰極接法和共陽極接法。當(dāng)共陰極接法時，若需某段發(fā)光，則需使該段（a、b、…g）為高電平；當(dāng)共陽極接法時，若需某段發(fā)光，則需使該段（a、b、…g）為低電平。如下圖所示。（2）集成4線-7段譯碼器

4線-7段集成譯碼器74LS247的輸入是8421BCD碼A3A2A1A0，并且是原碼；輸出是、、、、、、，低電平有效，它要與共陽極接法的顯示器配合使用。表8-13和圖8-25分別是74LS247的功能表（真值表）和引腳排列圖。下面對其中的幾個功能端作一下介紹：

圖8-25為燈測試輸入端，低電平有效。當(dāng)=0時，無論A3～A0為何種輸入組合，的狀態(tài)均為0，七段數(shù)碼管全部發(fā)光，用以檢查七段顯示器各字段是否能正常發(fā)光。 為滅零輸入端，當(dāng)=0時，若A3A2A1A0=0000，則所有光段均滅，用以熄滅不必要的零，以提高視讀的清晰度。例如03.20，前后的兩個零是多余的，可以通過在對應(yīng)位加滅零信號（=0）的方法去掉多余的零。為消隱輸入/滅零輸出端（一般共用一個輸出端）。為消隱輸入端，它是為了降低顯示系統(tǒng)的功耗而設(shè)置的，當(dāng)=0時，無論、及數(shù)碼輸入A3～A0狀態(tài)如何，輸出狀態(tài)均為1，七段數(shù)碼管全滅，不顯示數(shù)字；當(dāng)=1時，顯示譯碼器正常工作。正常顯示情況下，必須接高電平或開路，是級別最高的控制信號。為滅零輸出端，它主要用作滅零指示，當(dāng)該片輸入A3A2A1A0=0000并熄滅時，=0，將其引向低位片的滅零輸入端，允許低一位滅零。反之，=1，說明本位處于顯示狀態(tài)，就不允許低一位滅零。

將滅零輸入端和滅零輸出端配合使用，即可實現(xiàn)多位十進制數(shù)碼顯示系統(tǒng)的整數(shù)前和小數(shù)后的滅零控制。圖8-26示出了滅零控制的連接方法，其整數(shù)部分是將高位的與后一位的相連，而小數(shù)部分是將低位的與前一位的相連。圖8-26在圖8-26所示電路的整數(shù)顯示部分中，最高位譯碼器的接地，端始終處于有效電平，一旦此位的輸入為0，就將進行滅零操作，并通過端將滅零輸出的低電平向后一位傳遞，開啟后一位的滅零功能。同樣，在小數(shù)顯示部分，最低位譯碼器的滅零輸入端端始終處于有效電平，一旦此位的輸入為0，就將進行滅零操作，并通過將滅零輸出的低電平向前傳遞，開啟前一位的滅零功能。依此方法，就可把整數(shù)前和小數(shù)后的多余的零滅掉。例如，若七位數(shù)為0042.300，則顯示42.3；若為9113.101則顯示9113.101；若為0513.072則顯示513.072；若為6103.140則顯示6103.14。8.2.3加法器在數(shù)字電路中，常需要進行加、減、乘、除等算術(shù)運算，而減法和乘、除運算均可化做若干步加法運算來實現(xiàn)。因此，加法器是構(gòu)成算術(shù)運算的基本單元。1.半加器和全加器

加法器分半加器和全加器。所謂半加，是指兩個1位二進制數(shù)相加，沒有低位來的進位的加法運算，實現(xiàn)半加運算的電路稱半加器。全加是指兩個同位的加數(shù)和來自低位的進位3個數(shù)相加的運算，實現(xiàn)全加的電路叫全加器。例如，兩個4位二進制數(shù)A=A3A2A1A0=1011，B=B3B2B1B0=1110相加，A、B兩數(shù)的最低位（最右邊一位）進行的是半加運算，即只有A0和B0兩個數(shù)相加，沒有低位來的進位；而高三位都是帶進位的加法運算，都是三個數(shù)相加，是全加運算。半加器和全加器的邏輯符號分別如圖8-27（a）、（b）所示。圖8-27若用Ai

、Bi表示A、B兩個數(shù)的第i位，用Ci-1表示來自低位的進位，用Si表示全加和，用Ci表示送給高位（第i+1位）的進位，那么根據(jù)全加運算的規(guī)則便可以列出全加器的真值表，如表8-14所列。根據(jù)真值表可得：

若用與門、或門實現(xiàn)，則可根據(jù)上述Si和Ci的表達式直接畫出如圖8-28所示的邏輯電路圖。圖8-28若要用與或非門實現(xiàn)，則需先求出和的最簡與或表達式，再取反得到最簡與或非表達式，然后畫出邏輯電路圖。在表8-14中，合并函數(shù)值為0的項并化簡即可得到和的最簡與或表達式

再取反后，得：用與或非門實現(xiàn)的邏輯電路圖如圖8-29所示。圖8-292.集成全加器及其應(yīng)用

74H183、74LS183是集成雙全加器，它是在1個芯片中封裝了兩個功能相同且相互獨立的全加器，功能表同表8-14，引腳排列圖如圖8-30所示，圖中“NC”表示沒有用的“空引腳”。把4個全加器（例如兩片74LS183）依次級聯(lián)起來，便可構(gòu)成4位串行進位加法器，如圖8-31所示。串行進位加法器電路結(jié)構(gòu)簡單，工作過程的分析一目了然，但工作速度教低。為了提高工作速度，出現(xiàn)了超前進位加法器。圖8-30圖8-318.2.4數(shù)值比較器比較兩個二進制數(shù)A和B大小關(guān)系的電路稱為數(shù)值比較器。比較的結(jié)果有3種情況，A＞B、A=B、A＜B，分別通過3個輸出端給以指示。1.1位數(shù)值比較器1位數(shù)值比較器是比較兩個1位二進制數(shù)大小關(guān)系的電路。它有兩個輸入端A和B，3個輸出端Y0（A＞B）、Y1（A=B）和Y2（A＜B）。根據(jù)1位數(shù)值比較器的定義，可列出真值表如表3-18所列。根據(jù)表8-15可得

畫出邏輯圖，如圖8-32所示。圖8-322.4位數(shù)值比較器4位數(shù)值比較器是比較兩個4位二進制數(shù)大小關(guān)系的電路，一般由4個1位數(shù)值比較器組合而成。輸入是兩個相比較的4位二進制數(shù)A=A3A2A1A0、B=B3B2B1B0，輸出同1位數(shù)值比較器，也是3個輸出端。其真值表如表8-16所列。由真值表可以看出：（1）4位數(shù)值比較器實現(xiàn)比較運算是依照“高位數(shù)大則該數(shù)大，高位數(shù)小則該數(shù)小，高位相等看低位”的原則，從高位到低位依次進行比較而得到的。（2）I（A＞B）、I（A=B）、I（A＜B）是級聯(lián)輸入端，應(yīng)用級聯(lián)輸入端可以擴展比較器的位數(shù)，方法是將低位片的輸出Y0（A＞B）、Y1（A=B）和Y2（A＜B）分別與高位片的級聯(lián)輸入端I（A＞B）、I（A=B）、I（A＜B）相連。不難理解，只有當(dāng)高位數(shù)相等，低4位比較的結(jié)果才對輸出起決定性的作用。3.集成數(shù)值比較器及其應(yīng)用74LS85（74HC85）是集成4位數(shù)值比較器，圖8-33是它的引腳排列圖。用多片數(shù)值比較器級聯(lián)，可以實現(xiàn)更多位數(shù)的數(shù)值比較器，即實現(xiàn)功能擴展。例8-12試用兩片4位數(shù)值比較器74LS85組成8位數(shù)值比較器。解根據(jù)以上分析，兩片數(shù)值比較器級聯(lián)，只要將低位片的輸出Y0（A＞B）、Y1（A=B）和Y2（A＜B）分別與高位片的級聯(lián)輸入端I（A＞B）、I（A=B）、I（A＜B）相連，再將低位片的I（A＞B）、I（A＜B）接地，I（A=B）接高電平即可，如圖8-34所示。圖8-33圖8-34例8-12實際是采用串聯(lián)方式擴展數(shù)值比較器的位數(shù)，當(dāng)位數(shù)較多且要滿足一定的速度要求時，可以采取并聯(lián)方式。圖8-35所示為16位數(shù)值比較器的原理圖。比較方法是：采用兩級比較方式，將16位數(shù)按高低位次序分成4組，每組4位，各組的比較是并行進行的。將每組的比較結(jié)果再經(jīng)4位比較器進行比較后得出結(jié)果。顯然，從數(shù)據(jù)輸入到穩(wěn)定輸出只需兩倍的4位比較器的延遲時間，若用串聯(lián)方式，則16位的數(shù)值比較器從輸入到穩(wěn)定輸出需要4倍的4位比較器的延遲時間。圖8-358.2.5數(shù)據(jù)選擇器根據(jù)輸入地址碼的不同，從多路輸入數(shù)據(jù)中選擇一路進行輸出的電路稱為數(shù)據(jù)選擇器，又稱多路開關(guān)。在數(shù)字系統(tǒng)中，常利用數(shù)據(jù)選擇器將多條傳輸線上的不同數(shù)字信號按要求選擇其中之一送到公共數(shù)據(jù)線上。圖8-36是數(shù)據(jù)選擇器的結(jié)構(gòu)框圖。設(shè)地址輸入端有n個，這n個地址輸入端組成n位二進制代碼，則輸入端最多可有2n個輸入信號，但輸出端卻只有一個。根據(jù)輸入信號的個數(shù)，數(shù)據(jù)選擇器可分為4選1、8選1、16選1數(shù)據(jù)選擇器等。圖8-361.4選1數(shù)據(jù)選擇器圖8-37（a）是4選1數(shù)據(jù)選擇器的邏輯圖，圖（b）是其框圖。圖中D0～D3為4個數(shù)據(jù)輸入端，Y為輸出端，A1A0為地址輸入端，S為選通（使能）輸入端，低電平有效。圖8-37分析圖8-37（a）所示電路，可寫出輸出信號Y的表達式：當(dāng)S=0時，Y=0，數(shù)據(jù)選擇器不工作；當(dāng)S=1時，

，此時，根據(jù)地址碼A1A0的不同，將從D0～D3中選出1個數(shù)據(jù)輸出。如果地址碼A1A0依次改變，由00→01→10

→11，則輸出端將依次輸出D0、D1、D2、D3，這樣就可以將并行輸入的代碼變?yōu)榇休敵龅拇a了。

4選1數(shù)據(jù)選擇器的典型電路是74LS153。74LS153實際上是雙4選1數(shù)據(jù)選擇器，其內(nèi)部有兩片功能完全相同的4選1數(shù)據(jù)選擇器，表8-17是它的真值表。是選通輸入端，低電平有效。4選1數(shù)據(jù)選擇器的典型電路是74LS153。74LS153實際上是雙4選1數(shù)據(jù)選擇器，其內(nèi)部有兩片功能完全相同的4選1數(shù)據(jù)選擇器，表8-17是它的真值表。是選通輸入端，低電平有效。74LS153的引腳排列圖和邏輯符號分別如圖8-38（a）、（b）所示。圖8-382.8選1數(shù)據(jù)選擇器

集成8選1數(shù)據(jù)選擇器74LS151也有一個使能端，低電平有效；兩個互補輸出端Y和，其輸出信號相反。其表達式可寫為：當(dāng)ST=0時，Y=0，數(shù)據(jù)選擇器不工作；當(dāng)ST=1時，根據(jù)地址碼A2A1A0的不同，將從D0～D7中選出一個數(shù)據(jù)輸出。圖8-39所示為74LS151的引腳排列圖和邏輯符號。圖8-393.數(shù)據(jù)選擇器的典型應(yīng)用（1）數(shù)據(jù)選擇器的功能擴展利用選通端及外加輔助門電路可以實現(xiàn)數(shù)據(jù)選擇器的功能擴展，以達到擴展通道的目的。例如，用兩個4選1數(shù)據(jù)選擇器（可選1片74LS153）通過級聯(lián)，構(gòu)成8選1數(shù)據(jù)選擇器，其連線圖如圖8-40所示。當(dāng)A=0時，選中第一塊4選1數(shù)據(jù)選擇器，根據(jù)地址碼BC的組合，從D0～D3中選一路數(shù)據(jù)輸出；當(dāng)A=1時，選中第二塊，根據(jù)BC的組合，從D4～D7中選一路數(shù)據(jù)輸出。圖8-40再如，用兩片8選1數(shù)據(jù)選擇器（74LS151）通過級聯(lián)，可以擴展成16選1數(shù)據(jù)選擇器，連線圖如圖8-41所示。圖8-41（2）實現(xiàn)邏輯函數(shù)用數(shù)據(jù)選擇器也可以實現(xiàn)邏輯函數(shù)，這是因為數(shù)據(jù)選擇器輸出信號邏輯表達式具有以下特點：①具有標(biāo)準(zhǔn)與或表達式的形式；②提供了地址變量的全部最小項；③一般情況下，輸入信號Di可以當(dāng)成一個變量處理。而且我們知道，任何組合邏輯函數(shù)都可以寫成唯一的最小項表達式的形式，因此，從原理上講，應(yīng)用對照比較的方法，用數(shù)據(jù)選擇器可以不受限制地實現(xiàn)任何組合邏輯函數(shù)。如果函數(shù)的變量數(shù)為k，那么應(yīng)選用地址變量數(shù)為n=k或n=k-1的數(shù)據(jù)選擇器。例8-13用數(shù)據(jù)選擇器實現(xiàn)下列函數(shù)解函數(shù)變量個數(shù)為4，則可選用地址變量為3的8選1數(shù)據(jù)選擇器實現(xiàn)，這里選用74LS151。將函數(shù)F的前三個變量A、B、C作為8選1數(shù)據(jù)選擇器的地址碼A2A1A0，剩下一個變量D作為數(shù)據(jù)選擇器的的輸入數(shù)據(jù)。已知8選1數(shù)據(jù)選擇器的邏輯表達式為:比較Y與F的表達式可知：D0=D1=D

D2=1D3=0D4=DD5=D6=1D7=0根據(jù)以上結(jié)果畫出連線圖，如圖8-42所示。用74LS151也可實現(xiàn)3變量邏輯函數(shù)。圖8-42例8-14試用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)F=AB+BC+AC。解將函數(shù)表達式Y(jié)整理成最小項之和形式比較邏輯表達式F和8選1數(shù)據(jù)選擇器的邏輯表達式Y(jié)，最小項的對應(yīng)關(guān)系為F=Y，則A=A2，B=A1，C=A0，Y中包含F(xiàn)的最小項時，函數(shù)Dn=1，未包含最小項時，Dn=0。于是可得：D0=D1=D2=D4=0

D3=D5=D6=D7=1根據(jù)上面分析的結(jié)果，畫出連線圖，如圖8-43所示。圖8-438.2.6數(shù)據(jù)分配器根據(jù)輸入地址碼的不同，將一個數(shù)據(jù)源輸入的數(shù)據(jù)傳送到多個不同輸出通道的電路稱為數(shù)據(jù)分配器，又叫多路分配器。如一臺計算機的數(shù)據(jù)要分時傳送到打印機、繪圖儀和監(jiān)控終端中去，就要用到數(shù)據(jù)分配器。根據(jù)輸出端的個數(shù)，數(shù)據(jù)分配器可分為1路-4路、1路-8路、1路-16路數(shù)據(jù)分配器等。下面以1路-4路數(shù)據(jù)分配器為例介紹。圖8-44所示為1路-4路數(shù)據(jù)分配器的結(jié)構(gòu)框圖。其中，1個輸入數(shù)據(jù)用D表示；兩個地址輸入端用A1A0表示；4個數(shù)據(jù)輸出端，用Y0、Y1、Y2、Y3表示。圖8-44令A(yù)1A0=00時，選中輸出端Y0，即Y0=D；A1A0=01時，選中輸出端Y1，即Y1=D；A1A0=