第七章大規(guī)模數(shù)字集成電路

大規(guī)模數(shù)字集成電路

第七章北京郵電大學徐惠民大規(guī)模集成電路概述按我國的國家標準，大規(guī)模數(shù)字集成電路的分類：大規(guī)模集成電路概述專用集成電路的分類全定制集成電路：由制造廠家，按用戶提出的邏輯要求,針對某種應用而專門設計和制造的集成電路芯片。只有當芯片生產的數(shù)量相當大的時候，才會使用這種設計方法。半定制集成電路：由制造廠家按照一定的標準完成器件的布局和制造，也就是給用戶提供集成電路的半成品，再根據(jù)用戶提出的要求，進行布線設計和連線，成為具體的產品。半定制集成電路有兩種基本的形式：基于門陣列的電路和基于標準單元的電路。大規(guī)模集成電路概述可編程邏輯器件可編程邏輯器件(ProgrammableLogicDevice簡稱PLD)就是一種由用戶編程實現(xiàn)某種邏輯功能的半定制集成電路。早期的可編程邏輯器件都是由“與陣列”和“或陣列”構成的。與陣列就是一系列多輸入與門，用來產生乘積項或者最小項；或陣列就是一系列或門，用來將乘積項組合成與或表達式。實現(xiàn)各種組合電路。如果加上觸發(fā)器，就可以實現(xiàn)各種時序電路。大規(guī)模集成電路概述PLD電路的表示方法

由于PLD的陣列規(guī)模大,它的與門和或門的表示方法和傳統(tǒng)的表示方法不同。

PLD的連接表示法：固定連接編程連接未連接大規(guī)模集成電路概述PLD中與門,或門及簡化與門的表示方法：

大規(guī)模集成電路概述與-或陣列構成的可編程邏輯器件如果與門輸入連接可以改變，稱為與陣列可編程。如果或門輸入連接可以改變，稱為或陣列可編程。如果與門、或門的輸入都可以改變，稱為與-或陣列都可編程。

大規(guī)模集成電路概述陣列圖是用來描述PLD內部元件連接關系的一種特別的邏輯圖。

大規(guī)模集成電路概述到20世紀80年代，開始推出兩種規(guī)模更大，使用效率更高的可編程邏輯器件：復雜可編程邏輯器件CPLD（ComplexProgrammableLogicDevice)現(xiàn)場可編程門陣列FPGA（FieldProgrammableGateArray）它們都具有體系結構和邏輯單元靈活、集成度高以及適用范圍寬等特點。成為現(xiàn)在廣泛使用的可編程邏輯器件。大規(guī)模集成電路概述PLD的分類

按與或陣列可編程性分類

與陣列固定,或陣列可編程的PLD，可擦除可編程只讀存儲器EPROM即屬于此類PLD。與或陣列均可編程的PLD，就是一般所說的PLA器件。與陣列可編程,或陣列固定的PLD，可編程陣列邏輯(PAL),通用陣列邏輯(GAL)等均屬于此類PLD。大規(guī)模集成電路概述按集成度分類

低密度可編程邏輯器件(LDPLD)，集成度小于1000門/每片的可編程邏輯器件，PAL和GAL屬于此列。高密度可編程邏輯器件(HDPLD)，集成度大于1000門/每片。復雜的可編程邏輯器件CPLD和現(xiàn)場可編程門陣列FPGA都屬于HDPLD。

大規(guī)模集成電路概述按編程工藝分類

熔絲或反熔絲編程器件。通過熔絲的連接或斷開實現(xiàn)連接編程。屬于一次性編程。浮柵編程器件。采用懸浮柵儲存電荷的方法來保存數(shù)據(jù)。通過注入或擦除懸浮柵的電子來實現(xiàn)編程。屬于非易失可重復擦除器件。靜態(tài)存儲器(SRAM)編程器件。將決定系統(tǒng)邏輯功能和互連的配置數(shù)據(jù)存儲在SRAM，并由此決定PLD的連接。每次開機都要將保存好的配置數(shù)據(jù)加載到SRAM，器件才可以工作。大規(guī)模集成電路概述PLD的性能特點：減小系統(tǒng)體積增強了邏輯設計的靈活性提高了系統(tǒng)的處理速度和可靠性縮短了設計周期,降低了系統(tǒng)成本系統(tǒng)可以具有加密功能存儲器存儲器從應用的角度分為兩大類：隨機存儲器RAM（RandomAccessMemory）和只讀存儲器ROM（ReadOnlyMemory）。隨機存儲器是隨時可以按地址進行讀寫的存儲器，讀寫的速度比較快。只讀存儲器工作時一般只讀出數(shù)據(jù)。但是，現(xiàn)在的許多只讀存儲器也是經?？梢愿膶憯?shù)據(jù)的，但是速度較慢，而且不能按指定地址直接改寫，往往是要先擦除再寫入。和隨機讀寫的工作方式還是有區(qū)別。存儲器存儲矩陣由許多存儲單元組成，存儲器的容量由存儲單元的數(shù)目和每個存儲單元的數(shù)據(jù)位數(shù)來決定。譯碼器對輸入地址譯碼，n位地址可訪問2n個存儲單元。讀寫電路完成存儲器和其他電路的連接。隨機存儲器存儲器靜態(tài)隨機存儲器T1~T4構成觸發(fā)器，存儲一位信息；T5T6是傳輸門，由譯碼器輸出控制，選擇讀寫單元；T7T8也受譯碼輸出控制；K1~K5構成雙向數(shù)據(jù)緩沖器，控制讀、寫。存儲器動態(tài)隨機存儲器動態(tài)隨機存儲器利用一個MOS管和一個電容就可以存儲一位信息。選擇線受地址譯碼器的輸出控制。

電容上存儲的信息并不能保持很長的時間。為了信息能長期保存，要對電容定期的進行充電，以防止信息的丟失。這種操作稱為動態(tài)存儲器的刷新。

存儲器靜態(tài)存儲元的優(yōu)點是使用方便，不需定期刷新，工作速度較快。但是每位存儲元需要的MOS管多，集成度低，成本高，只能用于小容量存儲器。動態(tài)存儲元的優(yōu)點是元件少、功耗低，成本低，適合于構成大容量存儲器，缺點是需要進行周期性刷新，使得動態(tài)存儲器的工作速度受到一定的影響。存儲器只讀存儲器ROM只讀存儲器的整體結構和RAM的結構相似，也是由譯碼電路、存儲矩陣和讀寫電路構成。具體的存儲結構有很大區(qū)別由于譯碼器是與門結構，存儲單元是由或非門構成，邏輯上看成或門。所以ROM可以看出是與陣列固定，或陣列可編程的PLD。存儲器

ROM的分類固定只讀存儲器ROM可編程只讀存儲器PROM可編程可擦除只讀存儲器EPROM紫外線照射擦除的UVEPROM電擦除的E2PROMFLASH閃爍存儲器存儲器ROM作為邏輯器件ROM除了作為存儲器使用外，還可以當作通用的組合邏輯電路，ROM的編程就是把組合邏輯電路的真值表存儲在ROM中。ROM的與陣列就是最小項發(fā)生器。用ROM實現(xiàn)邏輯函數(shù)時，要將函數(shù)表示為最小項表達式。選擇所需要的最小項，由或陣列“相或”，就得到函數(shù)的實現(xiàn)。不需要邏輯化簡。存儲器例1：試用適當容量的PROM將四位二進制碼轉換為四位格雷碼。存儲器由真值表可寫出輸出函數(shù)式(最小項表達式）：G3=∑m（8、9、10、11、12、13、14、15）G2=∑m（4、5、6、7、8、9、10、11）G1=∑m（2、3、4、5、10、11、12、13）G0=∑m（1、2、5、6、9、10、13、14）

存儲器B-G碼變換器的PROM陣列圖：G3=∑m（8、9、10、11、12、13、14、15）G2=∑m（4、5、6、7、8、9、10、11）G1=∑m（2、3、4、5、10、11、12、13）G0=∑m（1、2、5、6、9、10、13、14）

需要的ROM的容量為16×4位。

存儲器例2用ROM實現(xiàn)序列信號發(fā)生器。實現(xiàn)以下四組序列信號： F1=0100110000011; F2=0001101000111; F3=0100010000111; F4=1100111000110。序列長度為13，需要4級觸發(fā)器，構成模13的計數(shù)器，作為信號源。再用ROM作為組合電路，產生序列。存儲器F1=∑m（1、4、5、11、12）;F2=∑m（3、4、6、10、11、12）;F3=∑m（1、5、10、11、12）;F4=∑m（0、1、4、5、6、10、11）。

存儲器存儲容量的擴展存儲器是由存儲芯片組成的。使用一片存儲芯片，往往不能滿足存儲器容量的要求。這時，就需要用多片存儲芯片來擴展容量。擴展容量有兩種需求：位擴展和地址擴展。當存儲單元的存儲位數(shù)不能滿足需要時，要進行位擴展；當存儲單元數(shù)目不能滿足需要時，要進行抵制擴展。不論是哪一種擴展，都要注意擴展后存儲芯片的譯碼選擇。存儲器位擴展有的存儲芯片的數(shù)據(jù)位只有1位、2位、或者4位。如果要構成8位數(shù)據(jù)的存儲器，芯片的數(shù)據(jù)位就不夠，需要進行位擴展。用存儲器的位數(shù)除以芯片的數(shù)據(jù)位數(shù)，就是要使用的芯片數(shù)。用兩片8K×4位芯片擴展為8K×8位存儲器。存儲器位擴展是由幾片芯片構成一組存儲器，一組芯片的連接應該是：（1）各芯片的各條地址線分別并聯(lián)，并聯(lián)后連接到輸入的地址線。（2）各芯片的片選端并聯(lián)，連接到外加的片選輸入，使得各芯片用相同的地址進行選擇。（3）各芯片的數(shù)據(jù)線分別連接到輸入的數(shù)據(jù)線，形成數(shù)據(jù)線的擴展，也就是位擴展。存儲器地址擴展地址擴展也是由幾片芯片構成一組存儲器，一增加存儲單元數(shù)目。此時的一組芯片的連接應該是：（1）各芯片的各條地址線并聯(lián)，并聯(lián)后連接到輸入的地址線。（2）各芯片的數(shù)據(jù)線并聯(lián)，并聯(lián)后和系統(tǒng)的數(shù)據(jù)線連接。（3）各芯片的片選端連接到譯碼器的不同輸出端，也就是要用不同的高位地址來選擇不同的芯片，使得各芯片具有不同的地址。整個存儲器的地址得到擴展。存儲器如圖用兩片8K×8位芯片擴展為16K×8位存儲器。分析每塊芯片的地址范圍。確定片選有效的高位地址，對ROM1就是000。再加上片內地址的最小值和最大值，就是地址范圍。存儲器要在20位地址的系統(tǒng)中用兩片8K×8位ROM芯片構成16K×8位存儲器，地址范圍是(FC000)16~(FFFFF)16。請設計這個存儲系統(tǒng)。根據(jù)給定的地址，列出選中芯片所需要的高位地址值，作出部分真值表；

-根據(jù)部分真值表，設計相應的譯碼電路

。可編程邏輯陣列（PLA）PLA是一種與陣列、或陣列都可以編程的可編程邏輯器件。還可以包含觸發(fā)器。與陣列提供的是“乘積項”，而不是最小項，需要對表達式進行邏輯簡化。可以使用較?。ê蚏OM相比）的芯片面積來實現(xiàn)?？删幊踢壿嬯嚵校≒LA）用PLA設計實現(xiàn)二進制碼到格雷碼的轉換器。-作出卡諾圖，得到簡化表達式：-最后得到的陣列圖，比用ROM實現(xiàn)要簡單可編程陣列邏輯（PAL）PAL的基本結構是由可編程的“與”陣列和固定的“或”陣列組成。PAL中的或陣列，就是一組輸入數(shù)目固定的或門。PAL無論在速度、成本還是效率上都優(yōu)于PROM和PLA。它的基本結構也成為以后出現(xiàn)的GAL芯片以及功能更強大的CPLD的基礎。可編程陣列邏輯（PAL）PAL的基本結構PAL的基本單元是一個可編程的與陣列和一個輸入數(shù)目固定的或門。-輸出可以使用或門，或者使用或非門。-輸出結構形式很多，下面介紹兩種。可編程陣列邏輯（PAL）可編程輸出結構這種結構的I/O端除了作為輸出端外，還可以有多種用法：作為三態(tài)門輸出：有一個乘積項專門控制三態(tài)門的使能端；作為輸入端使用：此時三態(tài)輸出一定是高阻抗狀態(tài)；在作為輸出端使用的同時，也反饋輸入到與陣列，可以構成反饋型時序電路。以上的各種用法的選擇，可以通過對PAL的編程來實現(xiàn)?？删幊剃嚵羞壿嫞≒AL）帶反饋的寄存器輸出結構它的輸出端多了一個D觸發(fā)器，從而使電路具有記憶功能，易于實現(xiàn)各種時序邏輯電路。與-或陣列提供觸發(fā)器的激勵信號；觸發(fā)器的輸出還可以反饋給與或陣列?？删幊剃嚵羞壿婸AL芯片示例：PAL16L8PAL16L8有10個固定的輸入，2個固定的輸出；還有6個可編程的I/O端：可以當輸入，也可以當輸出，所以最多可以有16個輸入端，最多有8個輸出端（但不能同時發(fā)生），這就是名字的含義。通用陣列邏輯GALGAL和PAL一樣也是與陣列可編程，或陣列固定的PLD器件。GAL的性能特點GAL采用E2COM工藝，功耗低、速度快，可電擦寫反復編程；GAL的輸出結構配置了輸出邏輯宏單元，它既可以設置成組合邏輯電路輸出，又可以設置為寄存器輸出，使得GAL可以在功能上代替各種PAL；具有加密單元，可有效防止復制。通用陣列邏輯GAL輸出邏輯宏單元OLMC乘積項數(shù)據(jù)選擇器，選擇第一乘積項是用于輸出還是三態(tài)控制。三態(tài)數(shù)據(jù)選擇器，選擇三態(tài)控制的4種來源：第一乘積項,外接OE,低電平、高電平

反饋數(shù)據(jù)選擇器，選擇反饋來源：觸發(fā)器反相輸出,本單元輸出,相鄰單元輸出或固定低電平。

輸出數(shù)據(jù)選擇器，選擇輸出是來自D觸發(fā)器(時序)還是異或門(組合)

或門：最多8個乘積項之或。異或門：決定輸出高電平有效還是低電平有效。D觸發(fā)器，時序輸出才用。三態(tài)緩沖器。通用陣列邏輯GALOLMC的輸出組態(tài)（1）寄存器輸出。此時，或門的輸出連接到D觸發(fā)器的輸入。D觸發(fā)器的輸出通過三態(tài)門連接到輸出。三態(tài)門的控制信號來自OE引腳。通用陣列邏輯GAL（2）時序電路中的組合輸出此時，其他的OLMC可能是寄存器輸出，但是，對于這個OLMC來說，是組合電路的輸出?；蜷T的輸出經過異或門連接到輸出端的三態(tài)門，三態(tài)控制由第一個乘積項來控制。時鐘端和OE都被其他單元所使用通用陣列邏輯GAL（3）單純的組合輸出此時，整個芯片都用作組合電路設計?；蜷T輸入連接到8個乘積項。輸出三態(tài)緩沖器是處于常開狀態(tài)，不提供高阻抗輸出狀態(tài)。通用陣列邏輯GAL（4）帶反饋的組合輸出和第三種組態(tài)有兩點不同：其一是輸出三態(tài)緩沖器不是處于常開狀態(tài)，而是受第一個乘積項的控制，相應的，或門輸入也只連接到7個乘積項。其二是輸出還要反饋到與陣列的輸入?？梢杂脕順嫵呻娢恍蜁r序電路。通用陣列邏輯GAL（5）專用的輸入組態(tài)此時，輸出端當作輸入端來使用。OLMC中的F選擇器，為相鄰單元的輸出提供反饋到與陣列的通道。也就是，將相鄰單元的輸出端當作輸入端來使用。通用陣列邏輯GALGAL16V8的陣列圖與陣列有8個輸入緩沖器和8個反饋/輸入緩沖器；有8個輸出邏輯宏單元OLMD；與陣列有64個乘積項，32個變量輸入；復雜可編程邏輯器件(CPLD)CPLD器件的基本體系結構CPLD的結構由三種主要部件構成：宏單元（marocell）、可編程連線陣列（ProgrammableInterconnectArray，PIA）和輸入輸出I/O控制塊。宏單元也稱為邏輯宏單元，CPLD的邏輯功能主要就是由宏單元來實現(xiàn)的?！翱删幊踢B線陣列”。負責宏單元和I/O控制塊之間的連接，也負責宏單元和宏單元之間的連接。

I/O控制塊實現(xiàn)輸入輸出接口的電氣特性控制。比如可以設定輸出的高低電平、源極開路輸出、三態(tài)輸出等。復雜可編程邏輯器件(CPLD)示例：MAX7000E和7000S器件的結構圖可擦除可編程邏輯器件

宏單元(MACROCELL)宏單元由3個功能部件塊組成：邏輯陣列及或門、乘積項選擇矩陣和可編程觸發(fā)器。

宏單元的基本構成就是一個PAL陣列：與陣列可編程，或陣列固定。邏輯陣列就是圖中的與陣列，或陣列就是圖中的或門。乘積項選擇器的英文名稱是“ProductSelectMatrix”，這個部件完成的就是對于乘積項的選擇作用。是CPLD具有復雜功能的關鍵部件。

復雜可編程邏輯器件(CPLD)乘積項選擇器選擇加到或門的乘積項的來源：可以是直接來宏單元本身的5個乘積項，也可以是來自同一個LAB中其他宏單元的或門輸出。使得或門的輸入實際上可以超過5個可以控制異或門的輸入，為用戶提供“或門”以及“或非門”的選擇。還可以將乘積項選擇為觸發(fā)器的時鐘輸入，清零輸入，等等。復雜可編程邏輯器件(CPLD)可編程觸發(fā)器若作為寄存器使用，每個宏單元的觸發(fā)器，可以獨立地編程為具有可編程時鐘控制的D、T、JK或RS觸發(fā)器工作方式。每個可編程的觸發(fā)器，可以按三種不同方式實現(xiàn)鐘控。每個觸發(fā)器也支持異步清除和異步置位功能。復雜可編程邏輯器件(CPLD)可編程連線陣列(PIA)下圖示出PIA的信號如何布線到LAB與門的一個輸入是可編程的，可以根據(jù)需要置為0或者置為1，這樣就可以實現(xiàn)PIA的任何一條線和LAB的某一條線的連接。復雜可編程邏輯器件(CPLD)MAX7000系列產品一覽表復雜可編程邏輯器件(CPLD)Altera公司還推出了類似于7000系列性能的低電壓供電的CPLD芯片，命名為MAX3000系列，價格比7000系列的更低。芯片宏單元的數(shù)目最多也增加到了512個?，F(xiàn)場可編程門陣列(FPGA)FPGA芯片的基本結構和CPLD很相似，有兩點主要區(qū)別：邏輯單元比宏單元簡單，數(shù)量更多；在不同行、列的邏輯單元之間都存在著連線的通道，各部件之間的連線可以按需要任意進行現(xiàn)場可編程門陣列(FPGA)Altera公司FPGA芯片基本結構這種FPGA由許多邏輯陣列塊組成，每個邏輯陣列塊由若干邏輯單元LE構成。除此以外，Altera的FPGA芯片中還有一定容量的隨機存儲器RAM。

現(xiàn)場可編程門陣列(FPGA)邏輯陣列塊(LAB)FPGA芯片中的邏輯陣列塊主要是由若干個邏輯單元LE和局部連線帶構成。一個LAB由8-10個LE構成。現(xiàn)場可編程門陣列(FPGA)邏輯單元(LE)每個LE含有一個4輸入的查找表LUT(Look-UpTable)、一個可編程的具有時鐘使能控制的寄存器（觸發(fā)器）、進位鏈和級聯(lián)鏈?，F(xiàn)場可編程門陣列(FPGA)查找表LUT是一種4輸入的函數(shù)發(fā)生器，它能產生任何一種4變量的組合邏輯函數(shù)的輸出。如果實現(xiàn)的邏輯函數(shù)的輸入多于4個，就可以通過幾個LUT查找表的鏈接來加以實現(xiàn)。4位查找表比CPLD中的基本邏輯陣列要簡單的多。使用也更加靈活，對于邏輯資源的使用也更加有效?，F(xiàn)場可編程門陣列(FPGA)可編程寄存器也稱可編程觸發(fā)器。每個LE都有一個。整個芯片的觸發(fā)器數(shù)目很大。LE中的可編程觸發(fā)器可設置成D、T、JK或RS觸發(fā)器。這個觸發(fā)器還有時鐘使能的輸入。只有時鐘使能輸入有效時，時鐘的輸入才會有效。清零、置位端的輸入也是可編程的?，F(xiàn)場可編程門陣列(FPGA)嵌入式RAM塊Altera早期的產品中稱為嵌入式陣列塊。每個RAM塊的容量是4Kbit（4096位），還有512位奇偶校驗位。RAM是可編程的：可以配置為多種存儲器的模式(雙端口、單端口)來使用。也可以配置成多種規(guī)格的存儲單元(4096×1位、2048×2位、1024×4位、512×8位、256×16位、128×32位)來使用?，F(xiàn)場可編程門陣列(FPGA)輸入輸出單元(IOE)一個輸入輸出單元IOE包含一個雙向的I/O緩沖器和3個寄存器：一個輸入寄存器、一個輸出寄存器和一個輸出三態(tài)控制寄存器。在輸入輸出單元IOE的控制下，F(xiàn)PGA芯片的每一個I/O引腳都可以作為輸入、輸出，或者雙向引腳?，F(xiàn)場可編程門陣列(FPGA)FPGA芯片的編程FPGA芯片的編程一般都采用SRAM技術。也就是通過SRAM單元設置為1狀態(tài)或者0狀態(tài)，來決定邏輯陣列的編