數(shù)字集成電路中的基本模塊5-1

設(shè)計運(yùn)算功能塊設(shè)計運(yùn)算功能塊.2本章重點加法器、乘法器及移位器考慮性能、面積或功耗的設(shè)計數(shù)據(jù)通路模塊的邏輯和系統(tǒng)級優(yōu)化數(shù)據(jù)通路中功耗與延時的綜合考慮設(shè)計運(yùn)算功能塊.35.1引言從全局考慮把注意力集中在對他們的目標(biāo)功能影響最大的邏輯門、電路或晶體管上非關(guān)鍵邏輯采用常規(guī)設(shè)計設(shè)計運(yùn)算功能塊.45.2數(shù)字處理器結(jié)構(gòu)中的數(shù)據(jù)通路（一）大多數(shù)數(shù)字電路按功能可分為：（1）數(shù)據(jù)通路（如加法器、乘法器、移位器）、（2）存儲器、（3）控制電路、（4）I/O、（5）互連存儲器數(shù)據(jù)通路控制器I/O構(gòu)成數(shù)字系統(tǒng)結(jié)構(gòu)的基本模塊運(yùn)算單元-位片式數(shù)據(jù)通路(加法器,乘法器,移位器,比較器,等.)存儲器-RAM,ROM,緩沖器,移位寄存器控制電路-有限狀態(tài)機(jī)(PLA,隨機(jī)邏輯.)-計數(shù)器互連-開關(guān)-判斷器-總線設(shè)計運(yùn)算能塊.5設(shè)計運(yùn)算功能塊.6數(shù)據(jù)通路常常組織成位片式結(jié)構(gòu)每一個對一位進(jìn)行操作——位片式設(shè)計運(yùn)算功能塊.7（二）數(shù)據(jù)通路的特點：（它在很大程度上決定了整個系統(tǒng)的性能）規(guī)整性：（Bit-slice）優(yōu)化版圖局域性：（時間、空間，算子相鄰布置）版圖緊湊正交性：（數(shù)據(jù)流、控制流）規(guī)整的布線層次化：高位－低位，多位－少位模塊化：包括各種IP模塊設(shè)計運(yùn)算功能塊.8設(shè)計運(yùn)算功能塊.95.3加法器優(yōu)化可以在邏輯層或電路層上進(jìn)行邏輯層上的優(yōu)化意在重新安排布爾方程以得到一個速度較快或面積較小的電路電路層優(yōu)化則著眼于改變晶體管的尺寸以及電路的拓?fù)溥B接來優(yōu)化速度5.3.1二進(jìn)制加法器：定義ABCoutSumCin全加器設(shè)計運(yùn)算功能塊.10S和Co的布爾表達(dá)式從實現(xiàn)的角度，把S和Co定義為中間信號G(進(jìn)位產(chǎn)生)、D(進(jìn)位取消)和P(進(jìn)位傳播)的函數(shù)重新寫為注意：G和P僅是A和B的函數(shù)而與Ci無關(guān)進(jìn)位取消進(jìn)位取消傳播Ci=0傳播Ci=1傳播Ci=0傳播Ci=1進(jìn)位產(chǎn)生進(jìn)位產(chǎn)生（2）組合邏輯加法器設(shè)計運(yùn)算功能塊.11（2）組合邏輯加法器設(shè)計運(yùn)算功能塊.12電路特點該電路的特點：（1）利用Carry-out信號來產(chǎn)生SUM，不用XOR門，在不減慢進(jìn)位產(chǎn)生的情況下可減少管子數(shù)（共28

個管子）（2）在“進(jìn)位產(chǎn)生”與“和位產(chǎn)生”電路中存在很長的串聯(lián)PMOS管，進(jìn)位輸出信號的負(fù)載包括本級的兩個擴(kuò)散電容和驅(qū)動下一級的六個柵電容以及布線電容。（3）SUM的比Carry遲產(chǎn)生。（4）使進(jìn)位路徑的延時減到最小是設(shè)計高速加法器的主要目標(biāo)：1.連接Cin的管子（關(guān)鍵路徑上的管子）盡可能放在靠近門的輸出端2.在這一加法器的進(jìn)位鏈中可以利用加法器的反相特性來消除反相門。設(shè)計運(yùn)算功能塊.13加法器的反向特性設(shè)計運(yùn)算功能塊.14設(shè)計運(yùn)算功能塊.15逐位(行波、串行)進(jìn)位加法器（1）結(jié)構(gòu)：一個N位加法器可以通過把N個一位的全加器電路串聯(lián)起來構(gòu)成，第i級的Carry?out用來產(chǎn)生第i+1級的SUM和Carry（2）特點：結(jié)構(gòu)直觀簡單，運(yùn)行速度慢，最壞情形下關(guān)鍵路徑的延時：tadder≈(N-1)tcarry+tsumN位逐位進(jìn)位加法器的延時正比于加法器的位數(shù)N在設(shè)計一個快速逐位進(jìn)位加法器的全加器單元時，優(yōu)化tcaary比優(yōu)化tsum重要得多逐位(行波、串行)進(jìn)位加法器（3）優(yōu)化進(jìn)位鏈的方法：同時利用正信號和反信號設(shè)計運(yùn)算功能塊.16設(shè)計運(yùn)算功能塊.17結(jié)構(gòu)優(yōu)化：在進(jìn)位路徑中取消反相器提高速度利用加法器的反相特性設(shè)計運(yùn)算功能塊.18改進(jìn)加法器：鏡像加法器設(shè)計進(jìn)位產(chǎn)生電路分析面積和延時相對減少取消了進(jìn)位反相門門的PDN和PUN網(wǎng)絡(luò)不再是對偶的24個晶體管19鏡像加法器棍棒圖設(shè)計運(yùn)算功能塊.20鏡像加法器的特點鏡像加法的尺寸設(shè)計設(shè)計運(yùn)算功能塊.21設(shè)計運(yùn)算功能塊.22設(shè)計運(yùn)算功能塊.23設(shè)計運(yùn)算功能塊.24傳輸門型加法器特點：它的和與進(jìn)位輸出具有近似的延時設(shè)計運(yùn)算功能塊.25設(shè)計運(yùn)算功能塊.26曼徹斯特進(jìn)位鏈加法器增加進(jìn)位產(chǎn)生和進(jìn)位消除信號來簡化CoGiVDDφφCiPiVDDGiCiPiPiCoDi靜態(tài)實現(xiàn)，采用進(jìn)位傳播、進(jìn)位產(chǎn)生和進(jìn)位消除動態(tài)實現(xiàn)，只用進(jìn)位傳播和進(jìn)位產(chǎn)生信號設(shè)計運(yùn)算功能塊.27用串聯(lián)的傳輸管來實現(xiàn)進(jìn)位鏈在預(yù)充電階段（?＝0），傳輸管進(jìn)位鏈中的所有中間節(jié)點都被預(yù)充電到VDD，在求值階段，當(dāng)有輸入進(jìn)位且傳播信號為PK為高電平，或進(jìn)位產(chǎn)生信號（GK）為高電平，節(jié)點CK放電設(shè)計運(yùn)算功能塊.28棍棒圖數(shù)據(jù)通道版圖由三排組織成位片式的單元組成:計算進(jìn)位傳播信號和進(jìn)位產(chǎn)生信號由左到右傳播進(jìn)位產(chǎn)生最終的和設(shè)計運(yùn)算功能塊.29加法器進(jìn)位鏈在最壞情況下的延時當(dāng)所有的Ci=C且Rj=R時，這樣一個網(wǎng)絡(luò)的傳播延時等于R1R2R3R4R5進(jìn)位輸出123456C1C2C3C4C5M1M2M3M4M5進(jìn)位輸入或時鐘設(shè)計運(yùn)算功能塊.30設(shè)計運(yùn)算功能塊.315.3.3二進(jìn)制加法器：邏輯設(shè)計考慮加法器速度與位數(shù)的線性關(guān)系使得采用逐位進(jìn)位加法器實現(xiàn)長字不現(xiàn)實，需要進(jìn)行邏輯優(yōu)化，使加法器tp<O(N)進(jìn)位旁路加法器(Carrybypass/SkipAdder)線性進(jìn)位選擇加法器(LinerCarrySelectAdder)平方根進(jìn)位加法器(Square-RootCarry-SelectAdder)設(shè)計運(yùn)算功能塊.32邏輯設(shè)計考慮--進(jìn)位旁路加法器進(jìn)位旁路加法器當(dāng)BP=P0P1P2P3=1時，進(jìn)位輸入通過旁路晶體管Mb立即送至下一個模塊FAFAFAFAP0G1P0G1P2G2P3G3Co,3Co,2Co,1Co,0Ci,0FAFAFAFAP0G1P0G1P2G2P3G3Co,2Co,1Co,0Ci,0Co,3MultiplexerBP=PoP1P2P3因增加旁路而增加的面積很小，但破壞規(guī)則的位片式結(jié)構(gòu)設(shè)計運(yùn)算功能塊.33Ci,0G2P3P2P1P0G1G0G3BPBPCo,3例11.3曼徹斯特進(jìn)位鏈加法器中的進(jìn)位旁路設(shè)計運(yùn)算功能塊.34計算一個N位加法器的延時假設(shè)整個加法器被劃分成(N/M)個等長的旁路級每一級含有M級最壞情況下進(jìn)位產(chǎn)生于第一位的位置，逐位通過第一個模塊，躍過（N/M-2)個旁路級，并且被吸收在最后一位的位置上而不產(chǎn)生輸出進(jìn)位各部分參數(shù)含義：tsetup:形成進(jìn)位產(chǎn)生信號和進(jìn)位傳播信號所需要的固定時間tcarry:通過一位的傳播延時，最壞情況下通過具有M位的一個級進(jìn)位傳播延時為M倍tbypass:通過一級旁路多路開關(guān)的傳播時間tsum:產(chǎn)生最后一級的“和”所需要的時間設(shè)計運(yùn)算功能塊.35設(shè)計運(yùn)算功能塊.36逐位進(jìn)位加法器和進(jìn)位旁路加法器的比較Ntp逐位進(jìn)位加法器進(jìn)位旁路加法器4..8思考題11.1進(jìn)位跳躍加法器的延時確定引起一個16位(4*4)進(jìn)位旁路加法器中最壞情況延時的輸入樣式。假設(shè)tcarry=tsetup=tskip=tsum=1，確定其延時并與一般的逐位進(jìn)位加法器進(jìn)行比較。增加進(jìn)位旁路一般使面積增加10%至20%進(jìn)位旁路加法器的總進(jìn)位傳播時間仍與位數(shù)N成正比，但比例系數(shù)較串行進(jìn)位加法器為小。N較小時，因為旁路的額外開銷使采用旁路進(jìn)位收益不大。一般N在4~8之間采用旁路進(jìn)位。設(shè)計運(yùn)算功能塊.37線性進(jìn)位選擇加法器預(yù)先考慮進(jìn)位輸入兩種可能的值，并提前計算出針對這兩種可能性的結(jié)果。一旦輸入進(jìn)位的確切值已知，正確結(jié)果就可以通過一個簡單的多路開關(guān)級很容易地選出4-bSetup“0”carrypropagation“1”carrypropagation10multiplexerCinCoutSumgenerationP’sG’sC’sA’sB’sS’s

用一個最小的延時來完成，但增加硬件開銷30%設(shè)計運(yùn)算功能塊.38線性進(jìn)位選擇加法器：關(guān)鍵路徑39線性進(jìn)位選擇加法器延時最壞情況下的傳播延時tadder=tsetup+Mtcarry+(N/M)tmux+tsum

傳播延時正比于N，形成這一線性關(guān)系的原因是在最壞情形下選擇0或1的運(yùn)算結(jié)果模塊選擇信號仍然必須逐一通過所有級

為優(yōu)化設(shè)計，假設(shè)全加器和多路開關(guān)具有相同的傳播延時，等于歸一化的值1。在最壞情形下將輸入時間信號到達(dá)節(jié)點的時間標(biāo)在圖上40線性進(jìn)位選擇加法器延時結(jié)構(gòu)設(shè)計運(yùn)算功能塊.41平方根進(jìn)位選擇加法器在該加法器中逐級增加后續(xù)各級的位數(shù)平方根進(jìn)位選擇加法器延時假設(shè)N位加法器含有P級，第一級相加M位，后續(xù)各級依次增加一位，則：

若M《N，則：加法器延時：設(shè)計運(yùn)算功能塊.43平方根進(jìn)位選擇加法器與線性逐位進(jìn)位加法器和線性選擇加法器傳播延時的比較超前進(jìn)位加法器在N位加法器中每一位的位置上都存在下列關(guān)系：通過對Co,k-1展開可消除Co,k對Co,k-1的依賴Co,k的完全展開式：其中Ci,0通常為0設(shè)計運(yùn)算功能塊.44超前進(jìn)位加法器G=ABD=ABP=A+BCo=G+PCiS=PCi=ABCi+(A+B+Ci)Co設(shè)計運(yùn)算功能塊.45超前進(jìn)位加法器原理圖

設(shè)計運(yùn)算功能塊.46G3C0C0C0C0P0P0P0P0G0G0G0G0C1@3P1P1P1P1P1P1G1G1G1C2@3P2P2P2P2P2P2G2G2C3@3P3P3P3P3C4@3Pi@1gatedelayCiSi@2gatedelaysBiAiGi@1gatedelay超前進(jìn)位邏輯實現(xiàn)帶傳播和產(chǎn)生信號的加法器單元在超過4位時，電路所需的邏輯門扇入非常大計算多位相加時，進(jìn)位輸出僅需3個門延時，和僅需4個門延時設(shè)計運(yùn)算功能塊.47A0B00S0@2A1B1C1@2S1@3A2B2C2@4S2@5A3B3C3@6S3@7Cout@8A0B00S0@2A1B1C1@3S1@4A2B2C2@3S2@4A3B3C3@3S3@4C4@3C4@3超前進(jìn)位邏輯實現(xiàn)超前進(jìn)位邏輯產(chǎn)生獨(dú)立的并行計算輸出的和，比較快然而，進(jìn)位邏輯成本增加好多倍進(jìn)位Pi@1gatedelayCiSi@2gatedelaysBiAiGi@1gatedelay設(shè)計運(yùn)算功能塊.48LookaheadCarryUnitC0P0G0P1G1P2G2P3G3C3C2C1C0P3-0G3-0C4@3@2@4@3@2@5@3@2@5@3@2@4@5@3@0C16A[15-12]B[15-12]C12S[15-12]A[11-8]B[11-8]C8S[11-8]A[7-4]B[7-4]C4S[7-4]@7@8@8A[3-0]B[3-0]C0S[3-0]@0@4444PG4-bitAdder444PG4-bitAdder444PG4-bitAdder444PG4-bitAdder采用層次化超前進(jìn)位的16位加法器超前進(jìn)位加法器4個4位加法器內(nèi)部包含自身的4位超前進(jìn)位邏輯第二級超前進(jìn)位單元延到16位（8個門延時完成計算）G=G3+P3G2+P3P2G1+P3P2P1G0P=P3P2P1P0C1=G0+P0C0C2=G1+P1G0+P1P0C0C0P0G0C1@2設(shè)計運(yùn)算功能塊.494位超前進(jìn)位加法器鏡像實現(xiàn)的電路圖

利用超前進(jìn)位公式的自對偶性和遞歸性建立了一個鏡像結(jié)構(gòu)，對于N位的超前進(jìn)位組，它的晶體管實現(xiàn)具有N個并行分支并且有N+1個晶體管堆疊。在N值較大時極慢，只在N值較小時有效設(shè)計運(yùn)算功能塊.50對數(shù)超前進(jìn)位加法器----原理

在上式中，進(jìn)位傳播過程被分解成兩位的子組合，Gi:j和Pi:j分別表示從第i位至第j位的進(jìn)位產(chǎn)生和進(jìn)位傳播信號,稱為塊進(jìn)位產(chǎn)生和塊進(jìn)位傳播信號

為了建立非?？斓募臃ㄆ?，把進(jìn)位傳播和進(jìn)位產(chǎn)生組織成遞歸的樹形結(jié)構(gòu)。設(shè)計運(yùn)算功能塊.51點操作針對這些成對的函數(shù)并且允許對一個塊的位進(jìn)行組合和運(yùn)算設(shè)計運(yùn)算功能塊.52用動態(tài)邏輯實現(xiàn)進(jìn)位傳播和進(jìn)位產(chǎn)生信號傳播產(chǎn)生(P)進(jìn)位產(chǎn)生(G)

該模塊產(chǎn)生進(jìn)位傳播和進(jìn)位產(chǎn)生信號。所附加的單獨(dú)來驅(qū)動保持器的反相器在驅(qū)動較大扇出的門中很有用。在翻轉(zhuǎn)開始后通過使保持器的驅(qū)動器與該電路的扇出間失去聯(lián)系可以使保持器很快脫離工作設(shè)計運(yùn)算功能塊.53用動態(tài)邏輯實現(xiàn)點操作點操作，代表計算塊級的進(jìn)位傳播和進(jìn)位產(chǎn)生信號的兩個門設(shè)計運(yùn)算功能塊.54用動態(tài)邏輯實現(xiàn)和選擇電路設(shè)計運(yùn)算功能塊.55Kogge-Stone16位超前進(jìn)位對數(shù)加法器在位置2i-1上的進(jìn)位只需要i步就可以計算出來互連結(jié)構(gòu)規(guī)則，實現(xiàn)容易關(guān)鍵路徑上扇出基本上是一個常數(shù)49個點操作，面積和功耗較大建立P和G信號進(jìn)行點操作產(chǎn)生和設(shè)計運(yùn)算功能塊.5616位操作數(shù)的四進(jìn)制Kogge-Stone加法器減少樹的結(jié)構(gòu)深度的一種選擇是在每一結(jié)構(gòu)層次上組合四個信號。一個16位的加法器只需要兩級進(jìn)位邏輯設(shè)計運(yùn)算功能塊.5716位Brent-Kung樹結(jié)構(gòu)正向樹只實現(xiàn)在2N-1位置上的進(jìn)位信號，為產(chǎn)生全部進(jìn)位，需要一個反向二進(jìn)制樹。27個點操作并且所需的導(dǎo)線少，但布線結(jié)構(gòu)不規(guī)則，并且各個門的扇出不相同，優(yōu)化性能困難。C14最長，需要6個點操作設(shè)計運(yùn)算功能塊.58列出Co,3和Co,8的計算過程設(shè)計運(yùn)算功能塊.59用多米諾動態(tài)邏輯來實現(xiàn)四進(jìn)制點操作的原理圖

設(shè)計運(yùn)算功能塊.60時鐘延遲多米諾加法器結(jié)構(gòu)設(shè)計運(yùn)算功能塊.61G3:0的輸出表達(dá)式G3:0=G3+P3G2+P3P2G1+P3P2P1G0=P3(P2(P1G0+G1)+G2)+G3設(shè)計運(yùn)算功能塊.62G3:0邏輯圖設(shè)計運(yùn)算功能塊.63G3:0棍棒圖設(shè)計運(yùn)算功能塊.64四進(jìn)制點操作的動態(tài)實現(xiàn)設(shè)計運(yùn)算功能塊.65四進(jìn)制點操作的版圖設(shè)計運(yùn)算功能塊.66設(shè)計運(yùn)算功能塊.675.4乘法器11.4.1乘法器：定義兩個無符號二進(jìn)制數(shù)X和Y，分別為M位寬和N位寬乘法運(yùn)算定義：設(shè)計運(yùn)算功能塊.68更快的方法：所有的部分積同時產(chǎn)生并組成一個陣列。運(yùn)用多操作數(shù)相加來計算最終的積陣列乘法器：產(chǎn)生部分積、累加部分積和最終相加設(shè)計運(yùn)算功能塊.695.4.2部分積的產(chǎn)生被乘數(shù)X和一個乘數(shù)位Yi進(jìn)行邏輯AND操作的結(jié)果采用booth編碼，可以使部分積的數(shù)目至少減少一半假設(shè)一個8位乘數(shù)01111110，它將產(chǎn)生6行非零的部分積；轉(zhuǎn)換成booth編碼10000010，我們只需相加2個部分積Booth2編碼設(shè)計運(yùn)算功能塊.70Booth2編碼設(shè)計運(yùn)算功能塊.71電路實現(xiàn)時，先對補(bǔ)碼形式的n位乘數(shù)

擴(kuò)充附加位=0。若n是奇數(shù)，還需擴(kuò)充一位附加符號位

設(shè)計運(yùn)算功能塊.725.4.3部分積的累加陣列乘法器用許多加法器形成陣列設(shè)計運(yùn)算功能塊.73CriticalPath1&2MN陣列乘法器：關(guān)鍵路徑設(shè)計運(yùn)算功能塊.74進(jìn)位保留乘法器因為進(jìn)位位并不立即相加，而是保留給下一級加法器在最后一級進(jìn)位與“和”在一個快速的進(jìn)位傳播加法器中合并優(yōu)點：在最壞情況下關(guān)鍵路徑最短并且是唯一確定的優(yōu)點設(shè)計運(yùn)算功能塊.75例11.6進(jìn)位保留乘法器為了便于把乘法器集成到芯片的其余部分，建議使這一模塊的外形近似于矩形設(shè)計運(yùn)算功能塊.76樹型加法器可以同時減少關(guān)鍵路徑和所需的加法器單元數(shù)目設(shè)計運(yùn)算功能塊.77Wal