第3章存儲(chǔ)器及存儲(chǔ)系統(tǒng)

第三章存儲(chǔ)器及存儲(chǔ)系統(tǒng)3.1存儲(chǔ)器概述3.2主存儲(chǔ)器3.3半導(dǎo)體存儲(chǔ)器芯片3.4主存儲(chǔ)器組織3.5存儲(chǔ)保護(hù)和校驗(yàn)技術(shù)3．1存儲(chǔ)器概述1．存儲(chǔ)器分類1）按存儲(chǔ)介質(zhì)分類（1）半導(dǎo)體存儲(chǔ)器特點(diǎn)：集成高、容量大、體積小、存取速度快、功耗低、價(jià)格便宜、維護(hù)簡單。又分兩類：雙極性存儲(chǔ)器（TTL型和ECL型）和金屬氧化物半導(dǎo)體存儲(chǔ)器（MOS）（分為靜態(tài)MOS存儲(chǔ)器和動(dòng)態(tài)MOS存儲(chǔ)器）（2）

磁表面存儲(chǔ)器特點(diǎn)：存儲(chǔ)體積大且不易丟失含磁盤存儲(chǔ)器、磁帶存儲(chǔ)器等（3）

激光存儲(chǔ)器特點(diǎn)：集上述兩種優(yōu)點(diǎn)只讀型光盤（CD-ROM）、只寫一次型光盤（WORM）和磁光盤（MOD）2）按存取方式分類

（1）隨機(jī)存儲(chǔ)器（RAM）在存儲(chǔ)器中任何存儲(chǔ)單元的內(nèi)容都能隨機(jī)存取，且存取時(shí)間與存儲(chǔ)單元的物理位置無關(guān)。主要用途：存放各種輸入/輸出的程序、數(shù)據(jù)、中間結(jié)果以及存放與外界交換的信息和做堆棧用。一般充當(dāng)高速緩沖存儲(chǔ)器和主存儲(chǔ)器。

（2）串行訪問存儲(chǔ)器（SAS）在存儲(chǔ)器中按某種順序來存取，也就是存取時(shí)間與存儲(chǔ)單元的物理位置有關(guān)。又分為順序存取存儲(chǔ)器（SAM）和直接存取存儲(chǔ)器（DAM）主要用途：磁帶（SAM）和磁盤（DAM）。用于外部存儲(chǔ)器。

（3）只讀存儲(chǔ)器（ROM）只能讀，不能寫的，其內(nèi)容已經(jīng)預(yù)先一次寫入，是存放固定不變的信息。主要用途：微程序控制器、BIOS等

又分為掩模ROM（MROM）、可編程ROM（PROM）、可擦除可編程ROM（EPROM和E2PROM））非永久記憶的存儲(chǔ)器：斷電后信息即消失的存儲(chǔ)器。（主存中的RAM）永久記憶性存儲(chǔ)器：斷電后仍能保存信息的存儲(chǔ)器。（輔存，ROM）3)按信息的可保存性分類根據(jù)存儲(chǔ)器在計(jì)算機(jī)系統(tǒng)中所起的作用，可分為主存儲(chǔ)器、輔助存儲(chǔ)器、高速緩沖存儲(chǔ)器、控制存儲(chǔ)器等。4)按在計(jì)算機(jī)系統(tǒng)中的作用分類存儲(chǔ)器分類綜述主存儲(chǔ)器輔助存儲(chǔ)器存儲(chǔ)器RAMROMSRAMDRAM磁盤光盤軟盤硬盤→Cache磁帶MROMPROMEPROME2PROMCD-ROMWORMEOD2．存儲(chǔ)器的分級管理通常采用三級存儲(chǔ)器結(jié)構(gòu)（高速緩沖存儲(chǔ)器、主存儲(chǔ)器和輔助存儲(chǔ)器），CPU能直接訪問存儲(chǔ)器（高速緩沖存儲(chǔ)器、主存儲(chǔ)器）稱為內(nèi)存儲(chǔ)器（內(nèi)存），不能直接訪問稱為外存儲(chǔ)器（外存）（1）高速緩沖存儲(chǔ)器（Cache、快存）是一個(gè)高速的小容量的存儲(chǔ)器，臨時(shí)存放指令和數(shù)據(jù)，主要用雙極型半導(dǎo)體存儲(chǔ)器組成。（2）主存儲(chǔ)器（主存）是計(jì)算機(jī)主要存儲(chǔ)器，用來存放計(jì)算機(jī)運(yùn)行期間的大量數(shù)據(jù)和程序。它是和快存交換數(shù)據(jù)和指令，快存再與CPU打交道。由MOS存儲(chǔ)器組成。（3）外存儲(chǔ)器（外存）又稱輔助存儲(chǔ)器，主要是存儲(chǔ)容量大，用來存放系統(tǒng)程序和大型數(shù)據(jù)文件及數(shù)據(jù)庫。三級結(jié)構(gòu)有關(guān)系有下圖表示：主機(jī)高速緩沖存儲(chǔ)器Cache

寄存器組CPU主存外存一、主存儲(chǔ)器的技術(shù)指標(biāo)1、存儲(chǔ)容量存放一個(gè)機(jī)器字的存儲(chǔ)單元，稱為字存儲(chǔ)單元，相應(yīng)的單元地址叫字地址，若計(jì)算機(jī)中可編址最小單元為字，稱該計(jì)算機(jī)為按字編址的計(jì)算機(jī)；存放一個(gè)字節(jié)的單元，稱為字節(jié)存儲(chǔ)單元，相應(yīng)的單元地址叫字節(jié)地址，若計(jì)算機(jī)中可編址最小單元為字節(jié)，稱該計(jì)算機(jī)為按字節(jié)編址的計(jì)算機(jī)。3．2主存儲(chǔ)器在一個(gè)存儲(chǔ)器中可以容納的主存儲(chǔ)器的單元總數(shù)稱為該存儲(chǔ)器的存儲(chǔ)容量，通常用字節(jié)（B，1B=8b）表示。1K=1024，1M=1024K，1G=1024M和1T=1024G，單位為MB、GB、TB2、存取時(shí)間寫操作：信息存入存儲(chǔ)器的操作。讀操作：從存儲(chǔ)器取出信息的操作。訪問：讀/寫操作。存儲(chǔ)器的訪問時(shí)間（存取時(shí)間，用TA表示，多數(shù)在ns級）：從存儲(chǔ)器接收到讀（或?qū)懀┟畹綇拇鎯?chǔ)器讀出（寫入）信息所需的時(shí)間。

3、存取周期存取周期（用TM表示）：存儲(chǔ)器作連續(xù)訪問操作過程中完成一次完整存取操作所需的全部時(shí)間。也是指連續(xù)啟動(dòng)兩次獨(dú)立的存儲(chǔ)器操作所需間隔的最小時(shí)間。TM>TA

主存儲(chǔ)器的主要幾項(xiàng)技術(shù)指標(biāo)指標(biāo)含義表現(xiàn)單位存儲(chǔ)容量在一個(gè)存儲(chǔ)器中可以容納的存儲(chǔ)單元總數(shù)存儲(chǔ)空間的大小字?jǐn)?shù)，字節(jié)數(shù)存取時(shí)間啟動(dòng)到完成一次存儲(chǔ)器操作所經(jīng)歷的時(shí)間主存的速度ｎｓ存儲(chǔ)周期連續(xù)啟動(dòng)兩次操作所需間隔的最小時(shí)間主存的速度ｎｓ

存儲(chǔ)器帶寬單位時(shí)間里存儲(chǔ)器所存取的信息量。數(shù)據(jù)傳輸速率技術(shù)指標(biāo)位/秒，字節(jié)/秒

二、主存儲(chǔ)器的基本結(jié)構(gòu)它由存儲(chǔ)體加上一些外圍電路構(gòu)成。外圍電路包括地址譯碼驅(qū)動(dòng)器、數(shù)據(jù)寄存器和存儲(chǔ)器控制電路等。接收來自CPU的n位地址信號，經(jīng)過譯碼、驅(qū)動(dòng)后形成2n個(gè)地址選擇信號，每次選中一個(gè)地址。三、主存儲(chǔ)器的基本操作主存儲(chǔ)器用來暫時(shí)存儲(chǔ)CPU正在使用的指令和數(shù)據(jù)，它們的連接是通過總線實(shí)現(xiàn)的。總線有三類：數(shù)據(jù)總線、地址總線和控制總線存儲(chǔ)器地址寄存器（在CPU中，MAR）：傳送地址的，單向的CPU發(fā)出，連接的總線（MAR總線）存儲(chǔ)器數(shù)據(jù)寄存器（在CPU中，MDR）：傳送數(shù)據(jù)的，雙向的（MDR總線）MAC控制線：含讀、寫和表示存儲(chǔ)器功能完成的線CPUMARMDR主存容量2K字字長n位MEM地址總線K位數(shù)據(jù)總線n位ReadWriteMAC控制總線讀操作過程：

CPU發(fā)出指定存儲(chǔ)器地址（通過MAR到總線），并發(fā)出Read有效，之后等待主存儲(chǔ)器的應(yīng)答信號（MAC控制線，若為1，表示主存儲(chǔ)器已將數(shù)據(jù)送入數(shù)據(jù)總線），送入MDR，完成一次讀操作。

寫操作過程：

CPU發(fā)出指定存儲(chǔ)器地址（通過MAR到總線），并將數(shù)據(jù)（通過MDR到總線），同時(shí)發(fā)出Write有效，之后等待主存儲(chǔ)器的應(yīng)答信號（MAC控制線）；主存儲(chǔ)器從數(shù)據(jù)總線接收到信息并按地址總線指定的地址存儲(chǔ)。然后經(jīng)過MAC控制線發(fā)回存儲(chǔ)器操作完成的信號。完成一次寫操作。3.3 半導(dǎo)體存儲(chǔ)器芯片3.3.1靜態(tài)MOS存儲(chǔ)器(SRAM)3.3.2動(dòng)態(tài)MOS存儲(chǔ)器(DRAM)3.3.3半導(dǎo)體只讀存儲(chǔ)器工藝雙極型MOS型速度很快、功耗大、容量小功耗小、容量大靜態(tài)MOS動(dòng)態(tài)MOS存儲(chǔ)信息原理靜態(tài)存儲(chǔ)器SRAM動(dòng)態(tài)存儲(chǔ)器DRAM（雙極型、靜態(tài)MOS型）：依靠雙穩(wěn)態(tài)電路內(nèi)部交叉反饋的機(jī)制存儲(chǔ)信息。（動(dòng)態(tài)MOS型）：依靠電容存儲(chǔ)電荷的原理存儲(chǔ)信息。功耗較大,速度快,作Cache。功耗較小,容量大,速度較快,作主存。（靜態(tài)MOS除外）半導(dǎo)體存儲(chǔ)器MOS管的靜態(tài)特性

MOS管作為開關(guān)元件，同樣是工作在截止或?qū)▋煞N狀態(tài)。由于MOS管是電壓控制元件，所以主要由柵源電壓uGS決定其工作狀態(tài)。

圖3.8(a)為由NMOS增強(qiáng)型管構(gòu)成的開關(guān)電路。

圖3.8NMOS管構(gòu)成的開關(guān)電路及其等效電路

工作特性如下：

※uGS＜開啟電壓UT：MOS管工作在截止區(qū)，漏源電流iDS基本為0，輸出電壓uDS≈UDD，MOS管處于“斷開”狀態(tài)，其等效電路如圖3.8(b)所示。

※uGS＞開啟電壓UT：MOS管工作在導(dǎo)通區(qū)，漏源電流iDS=UDD/(RD+rDS)。其中，rDS為MOS管導(dǎo)通時(shí)的漏源電阻。輸出電壓UDS=UDD·rDS/(RD+rDS),如果rDS＜＜RD，則uDS≈0V，MOS管處于"接通"狀態(tài)VCCT3T4T5T6BT1T2ADDT7T8接Y地址譯碼線(I/O)(I/O)X地址譯碼線一、靜態(tài)MOS存儲(chǔ)器（SRAM）

1．靜態(tài)MOS存儲(chǔ)單元下圖是一位的六管靜態(tài)MOS存儲(chǔ)單元電路圖：①T1、T2是工作管，使得A、B點(diǎn)為互補(bǔ)（一個(gè)為

1，另一個(gè)一定0）。②T3、T4是負(fù)載管，起限流電阻作用③T5、T6、T7、T8為控制管或開門管，由它們實(shí)現(xiàn)按地址選擇存儲(chǔ)單元。1）寫操作如果寫入“1”，則在I/O線上輸入高電位，而在

線上輸入低電位，并開通T5、T6、T7、T8四個(gè)MOS管，把高、低電位分別加入A點(diǎn)和B點(diǎn)上，從而使T1管截止，T2管導(dǎo)通。當(dāng)輸入信號及地址選擇信號消失后，T5、T6、T7、T8管都截止，T1和T2管就保持被強(qiáng)迫寫入的狀態(tài)不變，從而將“1”寫入存儲(chǔ)元，各種干擾信號不會(huì)影響T1和T2管；寫“0”同上原理一樣。

2）讀操作讀操作時(shí)，若某個(gè)存儲(chǔ)元被選中，則T5、T6、T7、T8四管均導(dǎo)通，于是A點(diǎn)、B點(diǎn)與位線D、

相連，存儲(chǔ)元的信息被送到I/O線和

線上，I/O及

線連接著一個(gè)差動(dòng)讀出放大器，從其電流方向，可以判斷所存信息是“1”和“0”；也可以只有一個(gè)輸出端連接到外部，從其有無電流通過，判斷出所存信息是“1”還是“0”。2.靜態(tài)MOS存儲(chǔ)器的組成

16….

2164×64=4096存儲(chǔ)矩陣驅(qū)動(dòng)器X譯碼器地址譯碼器6.........…I/O電路Y譯碼電路地址反相器6輸出驅(qū)動(dòng)器控制電路輸出輸入A6A7A11…讀/寫片選164164…A0A1A5…Y譯碼X譯碼X1X0Y1Y0DDI/O電路4×4陣列構(gòu)成的16×1位存儲(chǔ)器存儲(chǔ)體地址譯碼器X譯碼X1X0D3I/O電路4×4位存儲(chǔ)器D2D1D0①存儲(chǔ)體（存儲(chǔ)矩陣）

存儲(chǔ)體是存儲(chǔ)單元的集合。在容量較大的存儲(chǔ)器中往往把各個(gè)字的同一位組織在一個(gè)集成片中；

圖芯片是4096*1位，由這樣的8個(gè)芯片可組成4096字節(jié)的存儲(chǔ)器。

4096個(gè)存儲(chǔ)單元排成64*64的矩陣。由X選擇線（行選擇線）和Y選擇線（列選擇線）來選擇所需用的單元

兩種地址譯碼方式：

1)單譯碼方式，適用于小容量存儲(chǔ)器；②地址譯碼器

地址譯碼器把用二進(jìn)制表示的地址轉(zhuǎn)換為譯碼輸入線上的高電位，以便驅(qū)動(dòng)相應(yīng)的讀寫電路。

地址譯碼器只有一個(gè)，其輸出叫字選線，選擇某個(gè)字的所有位。

地址輸入線n=4，經(jīng)地址譯碼器譯碼后，產(chǎn)生16個(gè)字選線，分別對應(yīng)16個(gè)地址。譯碼器A5A4A3A2A1A06301存儲(chǔ)單元64個(gè)單元單譯碼

2)雙譯碼方式，適用于容量較大的存儲(chǔ)器。

地址譯碼器分為X和Y兩個(gè)譯碼器。每一個(gè)譯碼器有n/2個(gè)輸入端，可以譯出2n/2個(gè)狀態(tài)，兩譯碼器交叉譯碼的結(jié)果，可產(chǎn)生2n/2×2n/2

個(gè)輸出狀態(tài)。

如圖是采用雙譯碼結(jié)構(gòu)的4096×1的存儲(chǔ)單元矩陣；對4096個(gè)單元選址，需要12根地址線：A0—A11。行譯碼A2A1A0710列譯碼A3A4A501764個(gè)單元雙譯碼...X地址譯碼0,01,063,00,11,163,10,631,6363,63Y地址譯碼I/O控制雙地址譯碼存儲(chǔ)結(jié)構(gòu)X0X1X63...y0y1...y63.........③驅(qū)動(dòng)器

一條X方向的選擇線要控制在其上的各個(gè)存儲(chǔ)單元的字選線，負(fù)載較大，要在譯碼器輸出后加驅(qū)動(dòng)器。④I/O控制

它處于數(shù)據(jù)總線和被選用的單元之間，用以控制被選中的單元讀出或?qū)懭?，并具有放大信息的作用。⑤片選控制

將一定數(shù)量的芯片按一定方式連接成一個(gè)完整的存儲(chǔ)器；芯片外的地址譯碼器產(chǎn)生片選控制信號，選中要訪問的存儲(chǔ)字所在的芯片。⑥讀/寫控制

根據(jù)CPU給出的信號是讀命令還是寫命令，控制被選中存儲(chǔ)單元的讀寫。&&CSR/WI/ODD片選和讀寫控制電路

3．靜態(tài)MOS存儲(chǔ)器芯片實(shí)例下圖是Intel2114靜態(tài)MOS芯片邏輯結(jié)構(gòu)圖，該芯片是一個(gè)1K×4位的靜態(tài)RAM，片上共有4096個(gè)六管存儲(chǔ)元電路，排成64×64的矩陣，有地址總線10根（A0~A9），其中六根（A3~A8）用于行譯碼，產(chǎn)生64根行選擇線，四根用于列譯碼，產(chǎn)生64/4條選擇線，即16條列選擇線，每條線同時(shí)接矩陣的4位。地址端：2114（1K×4）191018A6A5A4A3A0A1A2CSGNDVccA7A8A9D0D1D2D3WEA9～A0（入）數(shù)據(jù)端：D3～D0（入/出）控制端：片選CS=0選中芯片=1未選中芯片寫使能WE=0寫=1讀電源、地SRAM芯片2114（1K×4位）外特性：

4、存儲(chǔ)器的讀/寫操作結(jié)合上面Inter2114,對讀/寫操作的時(shí)序進(jìn)行分析。

1）讀操作時(shí)序CS地址

tCXtOHAtCOtRCtAtOTDDOUT讀周期

tRC

地址有效下一次地址有效,最小450ns讀時(shí)間

tA

地址有效數(shù)據(jù)穩(wěn)定tCO

片選有效數(shù)據(jù)穩(wěn)定tOTD

片選失效輸出高阻tOHA

地址失效后的數(shù)據(jù)維持時(shí)間參數(shù)名稱tmin/nstmax/ns說明tRC讀周期時(shí)間450

存取周期TmtA讀出時(shí)間

450存取時(shí)間TatCO片選有效到數(shù)據(jù)輸出延遲

120

tCX片選有效到輸出有效20

tOTD斷開片選到輸出變?yōu)槿龖B(tài)0100

tOHA地址改變后數(shù)據(jù)的維持時(shí)間50

1）讀操作時(shí)序CS地址

tCXtOHAtCOtRCtAtOTDDOUT讀周期tRC

地址有效→下一次地址有效讀時(shí)間

tA

地址有效數(shù)據(jù)穩(wěn)定tCO

片選有效數(shù)據(jù)穩(wěn)定tOTD

片選失效輸出高阻tOHA

地址失效后的數(shù)據(jù)維持時(shí)間ACSDOUT地址有效地址失效片選失效數(shù)據(jù)有效數(shù)據(jù)穩(wěn)定高阻

靜態(tài)RAM讀時(shí)序tAtCOtOHAtOTDtRC片選有效讀周期

tRC

地址有效下一次地址有效讀時(shí)間

tA

地址有效數(shù)據(jù)穩(wěn)定tCO

片選有效數(shù)據(jù)穩(wěn)定tOTD

片選失效輸出高阻tOHA

地址失效后的數(shù)據(jù)維持時(shí)間tDHtDTWCS地址tAWtWCtWRDINWEtWtDWDOUT2）寫操作時(shí)序?qū)懼芷趖WC

地址有效下一次地址有效寫時(shí)間tW

寫命令WE的有效時(shí)間tAW

地址有效片選有效的滯后時(shí)間tWR

片選失效下一次地址有效tDW

數(shù)據(jù)穩(wěn)定

WE失效tDHWE失效后的數(shù)據(jù)維持時(shí)間參數(shù)名稱tmin/nstmax/ns說明tWC寫周期時(shí)間450

tW寫數(shù)時(shí)間200

tWR寫恢復(fù)時(shí)間0

tDTW寫信號有效到輸出變?yōu)槿龖B(tài)0

100tDW數(shù)據(jù)有效時(shí)間200

tDH寫信號無效后數(shù)據(jù)保持時(shí)間0

ACSWEDOUTDIN靜態(tài)RAM(2114)寫時(shí)序tWCtWtAWtDWtDHtWR寫周期

tWC

地址有效下一次地址有效寫時(shí)間

tW

寫命令WE

的有效時(shí)間tAW

地址有效片選有效的滯后時(shí)間tWR

片選失效下一次地址有效tDW

數(shù)據(jù)穩(wěn)定

WE失效tDH

WE失效后的數(shù)據(jù)維持時(shí)間【例1】下圖是SRAM的寫入時(shí)序圖。其中R/W是讀/寫命令控制線，當(dāng)R/W線為低電平時(shí)，存儲(chǔ)器按給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫入存儲(chǔ)器。請指出下圖寫入時(shí)序中的錯(cuò)誤，并畫出正確的寫入時(shí)序圖?！窘狻繉懭氪鎯?chǔ)器的時(shí)序信號必須同步。通常，當(dāng)R/W線加負(fù)脈沖時(shí)，地址線和數(shù)據(jù)線的電平必須是穩(wěn)定的。當(dāng)R/W線達(dá)到低電平時(shí)，數(shù)據(jù)立即被存儲(chǔ)。因此，當(dāng)R/W線處于低電平時(shí)，如果數(shù)據(jù)線改變了數(shù)值，那么存儲(chǔ)器將存儲(chǔ)新的數(shù)據(jù)⑤。同樣，當(dāng)R/W線處于低電平時(shí)地址線如果發(fā)生了變化那么同樣數(shù)據(jù)將存儲(chǔ)到新的地址②或③。正確的寫入時(shí)序圖見下圖。二、動(dòng)態(tài)MOS存儲(chǔ)器(DRAM)1.四管動(dòng)態(tài)存儲(chǔ)元在六管靜態(tài)存儲(chǔ)元電路中，信息暫存于T1，T2管的柵極，這是因?yàn)楣茏涌偸谴嬖谥欢ǖ碾娙?。?fù)載管T3，T4是為了給這些存儲(chǔ)電荷補(bǔ)充電荷用的。由于MOS的柵極電阻很高，故泄漏電流很小，在一定的時(shí)間內(nèi)這些信息電荷可以維持住。為了減少管子以提高集成度，把負(fù)載管T3，T4去掉，這樣變成了四管的動(dòng)態(tài)存儲(chǔ)電路。

寫操作:I/O與I/O加相反的電平，當(dāng)T5,T6截止時(shí)，靠T1，T2管柵極電容的存儲(chǔ)作用，在一定時(shí)間內(nèi)(如2ms)可保留所寫入的信息。

讀操作:先給出預(yù)充信號，使T9，T10管導(dǎo)通，位線D和D上的電容都達(dá)到電源電壓。字選擇線使T5，T6管導(dǎo)通時(shí)，存儲(chǔ)的信息通過A，B端向位線輸出。刷新操作:為防止存儲(chǔ)的信息電荷泄漏而丟失信息，由外界按一定規(guī)律不斷給柵極進(jìn)行充電，補(bǔ)足柵極的信息電荷。四管的動(dòng)態(tài)存儲(chǔ)電路和六管靜態(tài)存儲(chǔ)元電路的區(qū)別：寫操作：I/O與I/O加相反的電平，當(dāng)T5、T6截止時(shí)，靠T1、T2管柵極電容的存儲(chǔ)作用，在一定時(shí)間內(nèi)(如2ms)可保留所寫入的信息。讀操作：先給出預(yù)充信號，使T9、T10管導(dǎo)通，位線D和D上的電容都達(dá)到電源電壓。字選擇線使T5、T6管導(dǎo)通時(shí)，存儲(chǔ)的信息通過A、B端向位線輸出。刷新操作：為防止存儲(chǔ)的信息電荷泄漏而丟失信息，由外界按一定規(guī)律不斷給柵極進(jìn)行充電，補(bǔ)足柵極的信息電荷。

寫入：字選擇線為“1”，T1管導(dǎo)通，寫入信息由位線(數(shù)據(jù)線)存入電容C中；

讀出：字選擇線為“1”，存儲(chǔ)在電容C上的電荷，通過T1輸出到數(shù)據(jù)線上，通過讀出放大器即可得到存儲(chǔ)信息。2.單管動(dòng)態(tài)存儲(chǔ)元單管動(dòng)態(tài)存儲(chǔ)元電路由一個(gè)管子T1和一個(gè)電容C構(gòu)成。四管與單管動(dòng)態(tài)存儲(chǔ)元的優(yōu)點(diǎn)和缺點(diǎn):（1）四管：管子多，占有芯片面積大。單管：單管，元件數(shù)量少，集成度高（2）四管：外圍電路較簡單，讀出過程同時(shí)刷新，單管：因讀“1”和“0”時(shí)，數(shù)據(jù)線上電平差很小，需要有高鑒別能力的讀出放大器配合工作，外圍電路比較復(fù)雜。

DRAM存儲(chǔ)器芯片的結(jié)構(gòu)大體與SRAM存儲(chǔ)器芯片相似，由存儲(chǔ)體與外圍電路構(gòu)成。但它集成度要高，外圍電路更復(fù)雜。下圖是16K×1位的DRAM存儲(chǔ)器片2116的邏輯結(jié)構(gòu)示意圖。3.動(dòng)態(tài)MOSRAM芯片實(shí)例2116的邏輯結(jié)構(gòu)示意圖DRAM與SRAM有兩點(diǎn)不同：（1）數(shù)據(jù)輸入輸出分開（DRAM：Din和Dout）（2）控制信號DRAM只有

WE，而沒有CS定義：刷新。動(dòng)態(tài)存儲(chǔ)器依靠電容電荷存儲(chǔ)信息。平時(shí)無電源供電，時(shí)間一長電容電荷會(huì)泄放，需定期向電容補(bǔ)充電荷，以保持信息不變。定期向電容補(bǔ)充電荷原因：4.DRAM的刷新刷新周期：從上一次刷新結(jié)束到下一次對整個(gè)DRAM全部刷新一遍為止，這一段時(shí)間間隔稱為刷新周期。刷新操作：即是按行來執(zhí)行內(nèi)部的讀操作。由刷新計(jì)數(shù)器產(chǎn)生行地址，選擇當(dāng)前要刷新的行，讀即刷新，刷新一行所需時(shí)間即是一個(gè)存儲(chǔ)周期。刷新行數(shù)：單個(gè)芯片的單個(gè)矩陣的行數(shù)。對于內(nèi)部包含多個(gè)存儲(chǔ)矩陣的芯片，各個(gè)矩陣的同一行是被同時(shí)刷新的。對于多個(gè)芯片連接構(gòu)成的DRAM，DRAM控制器將選中所有芯片的同一行來進(jìn)行逐行刷新。單元刷新間隔時(shí)間：DRAM允許的最大信息保持時(shí)間；一般為2ms。刷新方式：集中式刷新、分散式刷新和異步式刷新。4.DRAM的刷新在2ms單元刷新間隔時(shí)間內(nèi)，集中對128行刷新一遍，所需時(shí)間128×500ns=64μs，其余時(shí)間則用于訪問操作。在內(nèi)部刷新時(shí)間（64μs）內(nèi)，不允許訪存，這段時(shí)間被稱為死時(shí)間。集中式刷新例：64K×1位DRAM芯片中，存儲(chǔ)電路由4個(gè)獨(dú)立的128×128的存儲(chǔ)矩陣組成。設(shè)存儲(chǔ)器存儲(chǔ)周期為500ns，單元刷新間隔是2ms。用在實(shí)時(shí)要求不高的場合。分散式刷新在任何一個(gè)存儲(chǔ)周期內(nèi)，分為訪存和刷新兩個(gè)子周期。訪存時(shí)間內(nèi)，供CPU和其他主設(shè)備訪問。在刷新時(shí)間內(nèi)，對DRAM的某一行刷新。存儲(chǔ)周期為存儲(chǔ)器存儲(chǔ)周期的兩倍，即500ns×2＝1μs。刷新周期縮短，為128×1μs＝128μs。在2ms的單元刷新間隔時(shí)間內(nèi)，對DRAM刷新了2ms÷128μs遍。用在低速系統(tǒng)中。異步式刷新異步刷新采取折中的辦法，在2ms內(nèi)分散地把各行刷新一遍。避免了分散式刷新中不必要的多次刷新，提高了整機(jī)速度；同時(shí)又解決了集中式刷新中“死區(qū)”時(shí)間過長的問題。刷新信號的周期為2ms/128=15.625μs。讓刷新電路每隔15μs產(chǎn)生一個(gè)刷新信號，刷新一行。用在大多數(shù)計(jì)算機(jī)中?！纠?】說明1M×1位DRAM片子的刷新方法，刷新周期定為8ms【解】如果選擇一個(gè)行地址進(jìn)行刷新，刷新地址為A0—A8，因此這一行上的2048個(gè)存儲(chǔ)元同時(shí)進(jìn)行刷新，即在8ms內(nèi)進(jìn)行512個(gè)周期的刷新。按照這個(gè)周期數(shù)，512×2048＝1048567，即對1M位的存儲(chǔ)元全部進(jìn)行刷新。刷新方式可采用：在8ms中進(jìn)行512次刷新操作的集中刷新方式，或按8ms÷512＝15.5μs刷新一次的異步刷新方式。&&≥1&讀/寫與刷新操作的CAS轉(zhuǎn)換電路讀/寫控制CAS刷新延時(shí)CAS

DRAM控制器地址總線刷新地址計(jì)數(shù)器地址多路開關(guān)行列地址刷新定時(shí)器仲裁電路控制信號發(fā)生器讀/寫

RAS

CAS

WRDRAM存儲(chǔ)器CPU

DRAM控制器結(jié)構(gòu)框圖

DRAM存儲(chǔ)器的特點(diǎn)使用半導(dǎo)體器件中分布電容上有無電荷來表示0和1代碼。電源不掉電的情況下，信息也會(huì)丟失，因此需要不斷刷新。存取速度慢，集成度高（容量大），價(jià)格低。常用作內(nèi)存條。SRAM和DRAM的對比比較內(nèi)容SRAMDRAM存儲(chǔ)信息0和1的方式雙穩(wěn)態(tài)觸發(fā)器極間電容上的電荷電源不掉電時(shí)信息穩(wěn)定信息會(huì)丟失刷新不需要需要集成度低高容量小大價(jià)格高低速度快慢適用場合Cache主存5.DRAM技術(shù)介紹（1）FPM（FastPageMode）RAM

每隔3個(gè)時(shí)鐘脈沖周期傳送一次（2）EDO（ExtendDataOut）RAM

每隔2個(gè)時(shí)鐘脈沖周期傳送一次（3）S（Synchronous）RAM

每隔1個(gè)時(shí)鐘脈沖周期傳送一次（與CPU同步） 能傳送一整塊的數(shù)據(jù)。（4）SDRAMⅡ（DDR（DoubleDataRate））（5）SLDRAM（SyncLinkDRAM）Bank增加到16體（6）RDRAM（RambusDRAM）(圖形工作站和多媒體)（7）ConcurrentRDRAM（8）DirectRDRAM

6.內(nèi)存的模塊封裝與性能指標(biāo)

（1）內(nèi)存的模塊封裝

把內(nèi)存芯片安裝在一小條印制電路扳上，稱為內(nèi)存條，有30線（8位）、72線（32位）和168線（64位）之分，線是指內(nèi)存條與主扳插接時(shí)的接點(diǎn)數(shù)，也稱為“金手指”

（2）內(nèi)存性能指標(biāo)①

速度用存取一次數(shù)據(jù)的時(shí)間（單位用ns）來作為內(nèi)存速度的性能指標(biāo)。②

容量30線：256KB、1MB、4MB、8MB72線：4MB、8MB、16MB168線：16MB、32MB、64MB、128MB、256MB

③內(nèi)存的奇偶校驗(yàn)每8位容量配備1位做為奇偶校驗(yàn)位配合主機(jī)扳上的奇偶校驗(yàn)電路對存取的數(shù)據(jù)進(jìn)行正確校驗(yàn)，這需要在內(nèi)存條上額外加裝一塊芯片。

④內(nèi)存的電壓

FPM和EDO是5V，SDRAM是3.3V，要注意主扳上的跳接線。

⑤內(nèi)存芯片的標(biāo)注例：-70（70ns）、-60(60ns)

7．

內(nèi)存的使用①不能不同線的內(nèi)存條一起用。②提供成組的內(nèi)存插槽，1組稱為1個(gè)BANK，必需成組地至少插滿1個(gè)BANK。③主板上速度應(yīng)與內(nèi)存條速度相匹配④在沒有30線的主板上使用30線的內(nèi)存條,需加轉(zhuǎn)換板。⑤

注意內(nèi)存條指示，不要插反。使用無校驗(yàn)的內(nèi)存條時(shí)，要在CMOS中把奇偶校驗(yàn)開關(guān)關(guān)閉地址譯碼器...A0A1A9…………0……...1數(shù)據(jù)緩沖器……1023讀出放大器D0D1D7CS…………Udo

01…7000…1110…1……………102311…0三、半導(dǎo)體只讀存儲(chǔ)器

1．掩模式只讀存儲(chǔ)器（MROM）

1024×8位MROM：行與列線連接存儲(chǔ)“0”，否則為“1”特點(diǎn)：（1）一次寫入后不能修改，靈活差（2）信息固定不變，可靠性高（3）生產(chǎn)周期長，只適合定型批量生產(chǎn)

寫入時(shí)，EC接+12V，要寫1的那一位的D端斷開，用大電流燒斷熔絲；寫0位的D端接地，電流不經(jīng)過熔絲。如此逐字寫入需要的信息。

讀出時(shí)，EC接+5V，信息從D0～D3輸出。2．可編程只讀存儲(chǔ)器（PROM)采用單譯碼結(jié)構(gòu)，存儲(chǔ)元4×4位矩陣，共有4個(gè)字，每字4位。說明：（A）讀出時(shí)，Ec要接5V電壓，寫入時(shí)Ec要接12V（B）讀時(shí)操作：熔絲不斷時(shí)，反相輸出為1

熔絲燒斷時(shí)，反相輸出為0（C）寫入只能一次，一旦熔絲燒斷就不能復(fù)原。要寫“0”，使D端斷開要寫“1”，使D端接地，使大電流燒斷熔絲。AI++++++N基體P+P+SDSiO2浮空多晶硅柵EPROM字線位線Vcc3．紫外光線可擦除可編程只讀存儲(chǔ)器（EPROM）其柵級由SiO2與多晶體硅做成，且浮空，管子做好時(shí)柵級（G）上無電荷，該管不導(dǎo)通，即漏級（D）和源級（S）間無電流，存入的信息為1，若要寫入0，則需要在D和S間加25V電壓，外加編程脈沖（寬50MS）可擊穿，電子注入硅柵，高壓撤除后，因硅柵有絕緣層包圍，電子無法泄漏，硅柵變負(fù)，從而形成導(dǎo)電溝道，EPROM管導(dǎo)通，存入信息“0”。CE為低電平、OE為高電平和WE加負(fù)脈沖D0~D7寫入CE為低電平、OE為低電平和WE為高電平從D0~D7讀出CE為低電平、OE為10V~15V和WE加低電平整片擦除OE為高電平和WE為高電平D0~D7輸出無高阻。

4．電可擦除電可改寫只讀存儲(chǔ)器(EEPROM)存儲(chǔ)手段非易失性高密度低功耗單管單元在線重寫字節(jié)寫入抗沖擊MROMYYYY

YEPROMYYYY

YE2PROMY

Y

YYYNOVRAMY

Y

YY

FLASHYYYYY

Y(1)NOVRAM（不揮發(fā)性隨機(jī)存儲(chǔ)器）電子盤或半導(dǎo)體盤將SRAM、微型電池、電源檢測和切換開關(guān)封裝在一個(gè)芯片中。因此其厚度比普通SRAM芯片要大些，而引腳與普通SRAM芯片兼容。由于采用了CMOS工藝，存在NOVRAM芯片中的數(shù)據(jù)可以保存10年以上。(2)FlashMemory（快擦寫存儲(chǔ)器（閃存））FlashMemory與E2PROM邏輯結(jié)構(gòu)相似，是在EPROM功能基礎(chǔ)上增加了電路的電擦除和重新編程能力。最主要的區(qū)別在于存儲(chǔ)元的結(jié)構(gòu)和工藝。E2PROM可以進(jìn)行字節(jié)擦除，而FlashMemory不能按字節(jié)擦除，只能整片擦除。5．幾種新型存儲(chǔ)器存儲(chǔ)手段非易失性高密度低功耗單管單元在線重寫字節(jié)寫入抗沖擊MROMYYYYYEPROMYYYYYE2PROMYYYYYNOVRAMYYYYFLASHYYYYYY第四節(jié)主存儲(chǔ)器組織

存儲(chǔ)器與CPU線相連的有地址線、數(shù)據(jù)線和控制線。對存儲(chǔ)器進(jìn)行讀/寫操作：首先由地址總線給出地址信號，然后要發(fā)出讀操作或?qū)懖僮鞯目刂菩盘?，最后在?shù)據(jù)總線上進(jìn)行信息交流。根據(jù)芯片結(jié)構(gòu)的不同，連接方式可以采用：位并聯(lián)法（位擴(kuò)展法）：從字長方向擴(kuò)展地址串聯(lián)法（字?jǐn)U展法）：從字?jǐn)?shù)方向擴(kuò)展。一、存儲(chǔ)器與CPU的連接芯片數(shù)=計(jì)算機(jī)字長N/芯片存儲(chǔ)字長n1、位擴(kuò)展法（位并聯(lián)法）：當(dāng)芯片的容量和主存容量相同，而位數(shù)不足時(shí)，就要對位數(shù)進(jìn)行擴(kuò)展。方法：將多片存儲(chǔ)芯片的地址端、片選端和讀/寫控制端各自并聯(lián)在一起，而他們的數(shù)據(jù)端分別引出，連到存儲(chǔ)器不同位的數(shù)據(jù)總線上。解：①分析：8K=8192=213，要13根地址線，由于要組成8位數(shù)據(jù)線則要求位擴(kuò)展，需要8塊8K×1的存儲(chǔ)芯片，由于每個(gè)地址選中8塊芯片都選中，因而CS引腳都為低電平（接地）。例1：用8K×1的RAM組成8K×8的存儲(chǔ)器②結(jié)構(gòu)圖③結(jié)果討論：由上結(jié)構(gòu)圖組成存儲(chǔ)器中讀寫控制線沒有畫出，主要可以分析地址的范圍應(yīng)為0000H~1FFFH。例2：用1K×4位芯片構(gòu)成1K×8位存儲(chǔ)器CPUWECSA9A0·········A9A9A0A0D0D1D2D3D4D5D6D7D1D1D2D0D0D3D3D2······CSWEMREQR/W要點(diǎn)：（1）芯片的地址線A、讀寫控制信號WE、片選信號CS分別連在一起；（2）芯片的數(shù)據(jù)線D分別對應(yīng)于所搭建的存儲(chǔ)器的高若干位和低若干位。CPUWECSA9A0·········A9A9A0A0D0D7D0D0D3D3······CSWEMREQR/W~~~芯片數(shù)=存儲(chǔ)器存儲(chǔ)單元數(shù)M／芯片存儲(chǔ)單元數(shù)m２、地址串聯(lián)法（字?jǐn)U展法）：

當(dāng)芯片字長與主存相同，而容量不足時(shí)，就需要用幾片存儲(chǔ)器芯片組成合起來的存儲(chǔ)空間即地址空間進(jìn)行擴(kuò)展，稱為字?jǐn)U展。方法：

將各芯片的地址線，數(shù)據(jù)線、讀/寫線分別并聯(lián)在一起，片選信號單獨(dú)連接，用來區(qū)分各片地址，用高位地址經(jīng)過譯碼而產(chǎn)生的輸出信號作為各個(gè)芯片的片選信號，用低位地址作為各芯片的片內(nèi)地址。例1：用1K×8位芯片構(gòu)成4K×8位存儲(chǔ)器地址分配關(guān)系0102310242047204830713072409500001023102310231023A11A10A9A8A0···00000111010001110100011111000111············片內(nèi)地址片選A9A0···CSWE···D7D0~A9A0···CSWE···D7D0~A9A0···CSWE···D7D0~A9A0···CSWE···D7D0~2/4譯碼器A9A0···D7D0~A11A10CPUR/W例2：：用16K×8位的芯片組成64K×8位的存儲(chǔ)器解：①分析：每塊芯片的地址線，16K=214，要14根，總的地址線，64K=216，要16根，數(shù)據(jù)線都為8根，所以要16K×8的芯片為64/16=4片。…………②結(jié)構(gòu)圖③結(jié)果討論：由上圖所示可得出以下結(jié)論：地址線A0~A13的14根為4塊芯片共用，通過A14~A15和2-4譯碼器可得出四塊芯片的地址為：地址A15A14A13A12…A0地址范圍片號100000000000000000000H00111111111111113fffH201000000000000004000H01111111111111117FFFH310000000000000008000H1011111111111111BFFFH41100000000000000C000H1111111111111111FFFFH（1）芯片的數(shù)據(jù)線D、讀寫控制信號WE分別連在一起;（2）存儲(chǔ)器地址線A的低若干位連接各芯片的地址線;（3）存儲(chǔ)器地址線A的高若干位作用于各芯片的片選信號CS。要點(diǎn)：３、字位擴(kuò)展法:

芯片數(shù)=(M／m)·(N/n)

M:存儲(chǔ)器存儲(chǔ)單元數(shù)

m:芯片存儲(chǔ)單元數(shù)

N:計(jì)算機(jī)字長

n:芯片存儲(chǔ)字長例1：用2K×8位的ＲＡＭ存儲(chǔ)芯片構(gòu)成８Ｋ×16位的隨機(jī)存儲(chǔ)器。２Ｋ×８２Ｋ×８２Ｋ×８２Ｋ×８２Ｋ×８２Ｋ×８２Ｋ×８２Ｋ×８２／４譯碼器R/WA10~A0A12A11AAAAAAAAR/WAR/WACSCSD15~D0D15~D8D7~D0D15~D8D15~D8D15~D8D7~D0D7~D0D7~D0CPU例2：某8位機(jī)采用單總線結(jié)構(gòu),地址總線16根(A15~A0,，A0為低位),雙向數(shù)據(jù)總線8根(D7~D0,,控制總線中與主存有關(guān)的有MREQ(允許訪存,低電平有效),R/W(高電平為讀命令,低電平為寫命令)

主存地址空間分配如下:0~8191為系統(tǒng)程序區(qū),由只讀存儲(chǔ)器芯片組成;8192~32767為用戶程序區(qū);

最后(最大地址)2K地址空間為系統(tǒng)程序工作區(qū),

上述地址為十進(jìn)制數(shù),按字節(jié)編址,現(xiàn)有如下存儲(chǔ)器芯片:ROM:8K×8位(控制端僅有CS)RAM(靜態(tài)):16K×1位，2K×8位，4K×8位，8K×8位請從上述芯片中選擇適當(dāng)芯片設(shè)計(jì)該計(jì)算機(jī)存儲(chǔ)器,畫出主存儲(chǔ)器邏輯框圖,注意畫出選片邏輯(可選用門電路及3:8譯碼器74LS138)與CPU的連接,說明選哪些存儲(chǔ)器芯片,選多少?解:主存地址空間分配如下:

根據(jù)給定條件,選用:ROM:8K×8位芯片1片RAM:8K×8位芯片3片,2K×8位芯片1片3:8譯碼器僅用Y0Y1Y2Y3和Y7的輸出端,且對最后的2K×8位選片還需加門電路譯碼2K(RAM)

30K(空)24K(RAM)8K(ROM)081918192327676348765535A15A14A13A12A11A10A9·····A0000××××····×001××××····×010××××····×011××××····×············11111××····×2K(RAM)

30K(空)8K(ROM)8K(RAM)8K(RAM)8K(RAM)ROM8KBD0D7A0A12RAM8KBD0D7A0A12RAM8KBD0D7A0A12RAM8KBD0D7A0A12RAM2KBD0D7A0A1074LS138CSCSCSCSCSD0D7R/WA0A10A11A12A13A14A15ABCCPUMREQY0Y1Y2Y3Y4Y5Y6Y7R/W·································1．Cache的功能與基本原理1)Cache的功能二、高速緩沖存儲(chǔ)器Cache是指位于CPU和主存之間的一個(gè)高速小容量的存儲(chǔ)器，一般由SRAM構(gòu)成。

Cache功能：用于彌補(bǔ)CPU和主存之間的速度差異，提高CPU訪問主存的平均速度。設(shè)置Cache的理論基礎(chǔ)，是程序訪問的局部性原理。Cache的內(nèi)容是主存部分內(nèi)容的副本，Cache的功能均由硬件實(shí)現(xiàn)，對程序員是透明的。程序訪問的局部性原理局部性有兩種：（1）時(shí)間局部性（temporallocality）如果一項(xiàng)數(shù)據(jù)被引用，很可能不久它會(huì)被再次使用，程序的循環(huán)和堆棧等操作中的信息就是典型的例子。（2）空間局部性（spatiallocality）如果一項(xiàng)數(shù)據(jù)被引用，那么與它相連的數(shù)據(jù)可能很快也會(huì)被引用，以順序執(zhí)行為主的程序和數(shù)據(jù)（如數(shù)組）就是典型例子。CPU與Cache之間的數(shù)據(jù)交換是以字為單位，而Cache與主存之間的數(shù)據(jù)交換是以塊為單位。一個(gè)塊由若干定長字組成的。2)Cache的基本原理當(dāng)CPU讀取主存中一個(gè)字時(shí)，便發(fā)出此字的內(nèi)存地址到Cache和主存。此時(shí)Cache控制邏輯依據(jù)地址判斷此字當(dāng)前是否在Cache中：若在(稱為命中），此字立即傳送給CPU；若不在(稱為不命中），則用主存讀周期把此字從主存讀出送到CPU，與此同時(shí)，把含有這個(gè)字的整個(gè)數(shù)據(jù)塊從主存讀出送到Cache中。由始終管理Cache使用情況的硬件邏輯電路來實(shí)現(xiàn)LRU替換算法。增加Cache的目的，就是在性能上使主存的平均讀出時(shí)間盡可能接近Cache的讀出時(shí)間。因此，Cache的命中率應(yīng)接近于1。由于程序訪問的局部性，這是可能的。

在一個(gè)程序執(zhí)行期間，設(shè)Nc表示Cache完成存取的總次數(shù)，Nm表示主存完成存取的總次數(shù)，h定義為命中率，則有:3)Cache的命中率LRU管理邏輯相聯(lián)存儲(chǔ)圖表快存M1地址總線CAM數(shù)據(jù)總線主存M2檢索寄存器屏蔽寄存器比較寄存器存儲(chǔ)體代碼寄存器譯碼選擇電路符合寄存器m···21···············相聯(lián)存儲(chǔ)器１００１

XX００比較寄存器代碼寄存器譯碼選擇電路符合寄存器０１１０···············０１０１１１００１００１００１０相聯(lián)存儲(chǔ)器。。。。。。OD輸出數(shù)據(jù)M符合WE寫啟動(dòng)選擇S(地址)輸入啟動(dòng)IEID輸入數(shù)據(jù)一位相聯(lián)存儲(chǔ)元電路IE=1時(shí)，M=QD+QD=QD一致時(shí)Ｍ＝１，否則Ｍ＝０+相聯(lián)存儲(chǔ)器Ｗ0.0Ｗ0.1Ｗ1.0Ｗ1.1從選擇線路來的地址送到選擇線路的符合信號從屏蔽寄存器來IE0IE1ID0ID1輸入數(shù)據(jù)S0S1WEOD0OD1去輸出寄存器M0M1字0字12×2位相聯(lián)存儲(chǔ)器陣列

2．Cache存儲(chǔ)器的地址映像 為了把信息放到Cache存儲(chǔ)器中，必須應(yīng)用某種函數(shù)把主存地址映象到Cache中定位，稱為地址映象，這些函數(shù)通常稱做映象函數(shù)。在信息按這種映象關(guān)系裝入Cache中，執(zhí)行程序時(shí)，應(yīng)將主存地址變換成Cache地址，這個(gè)變換過程叫做地址變換。地址的映象與變換是密切相關(guān)的。 地址映象方式有直接映象、全相聯(lián)映象和組相聯(lián)映象。 設(shè)主存空間被分為2m個(gè)頁（頁號為0、1、2、…、i、…2m-1）,每頁的大小為2b個(gè)頁；Cache存儲(chǔ)空間被分為2c個(gè)頁（頁號為0、1、…、j、…、2c-1）,每頁的大小也為2b個(gè)頁。Cache地址c+b位主存地址m+b位主存主存-Cache地址變換主存地址頁內(nèi)地址頁號Cache數(shù)據(jù)或指令CPU頁內(nèi)地址頁號

Cache替換部件Cache地址CPU替換塊裝入塊不命中命中1）直接映象法

主存的頁以2c為模映象到Cache的固定位置上。由映象函數(shù)還可以看出，主存頁號的低C位（即jmod2c）正好是它要裝入的Cache的頁號。直接映象函數(shù)為i=j

mod2c

，其中i是Cache頁號，j是主存頁號。t位標(biāo)志用來區(qū)別記入的是主存中的哪一頁，在一個(gè)新頁送入Cache時(shí)，把主存地址的高t位存入Cache的標(biāo)志字段中。頁面號0標(biāo)記頁面號1……頁面號2c-1標(biāo)記標(biāo)記頁面號0頁面號1……頁面號2c-1頁面號2c頁面號2c+1……頁面號2c+1-1頁面號2c+1……頁面號2m-1主存頁面標(biāo)記Cache頁面地址頁內(nèi)地址m位t位c位b位t位Cache主存儲(chǔ)器主存地址頁面標(biāo)記按地址訪問有效位頁面號Cache頁面地址頁內(nèi)地址頁內(nèi)地址主存地址Cache地址相等頁面標(biāo)記相等比較不等訪問Cache若比較相等，且有效位為“1”，則用Cache地址去訪問Cache，讀出的數(shù)據(jù)送往CPUt位c位b位m位直接映象的優(yōu)點(diǎn)是實(shí)現(xiàn)簡單，其缺點(diǎn)是不夠靈活。出現(xiàn)Cache中還有很多空頁，也必須對指定的Cache頁進(jìn)行替換。

主存和Cache的讀出

CPU訪問時(shí)，首先根據(jù)訪存地址中的C位(頁號)，直接查出該主存對應(yīng)的Cache頁號。找到對應(yīng)的Cache頁后，檢查它的標(biāo)記和主存的高t位是否一致。若一致，訪問“命中”，再根據(jù)頁內(nèi)地址(b位)，從Cache中讀數(shù)據(jù)。否則“不命中”，CPU直接從主存讀出。例:考慮一個(gè)具有16KB直接相連Cache的32位微處理

器,假定該Cache的頁面為4個(gè)32位的字:

(1)畫出Cache的地址映像方式,指出主存地址的不同

字段的作用。

(2)主存地址為ABCDE8F8H的單元在Cache中的什么

位置,指出主存頁面標(biāo)記、頁面號和頁內(nèi)地址值.頁面標(biāo)記Cache頁面號頁內(nèi)字地址字節(jié)號頁面號頁內(nèi)字地址字節(jié)號比較0102318位10位2位2位2位2位10位不相等頁面失效主存頁面標(biāo)志2位CacheCache地址主存地址地址映像方式

ABCDE8F8H=10101011110011011110100011111000頁面標(biāo)記=101010111100101111

Cache頁號=1010001111

頁內(nèi)字地址=10

字節(jié)地址=002）全相聯(lián)映象法對應(yīng)關(guān)系:主存中任一頁面可裝入Cache內(nèi)任一頁面的位置。

采用存放于相聯(lián)存儲(chǔ)器中的目錄表來實(shí)現(xiàn)地址映象；以加快“主存—Cache”地址變換速度。第2m-1頁……第1頁第0頁第0頁…第1頁第0頁Cache主存全相聯(lián)映象法主存—Cache地址變換過程

讓主存頁號與目錄表中各項(xiàng)的頁號作相聯(lián)比較；如有相同的，則將對應(yīng)行的Cache頁號取出，拼接上頁內(nèi)地址就形成了Cache地址。

相聯(lián)表中無相同的頁號，表示主存頁未裝入Cache，失靶，去主存讀。

優(yōu)點(diǎn)是頁面沖突概率最低；但查表速度難以提高。幾乎沒有單純采用全相聯(lián)映象法。頁號頁內(nèi)地址主存地址Cache地址相聯(lián)比較失靶去主存讀命中頁號頁內(nèi)地址全相聯(lián)映象地址變換......

讓主存頁號與目錄表中各項(xiàng)的頁號作相聯(lián)比較；如有相同的，則將對應(yīng)行的Cache頁號取出，拼接上頁內(nèi)地址就形成了Cache地址。

相聯(lián)表中無相同的頁號，表示主存頁未裝入Cache，失靶，去主存讀。3）組相聯(lián)映象法將Cache空間分成若干組，每組包含若干頁，組間采用直接映象，組內(nèi)各頁則是全相聯(lián)映象。全相聯(lián)映象法和直接映象法結(jié)合起來，就產(chǎn)生了組相聯(lián)映象法。組相聯(lián)映像方式的地址變換過程如下圖所示。區(qū)號E，組內(nèi)頁號B組內(nèi)頁號bCb個(gè)塊組內(nèi)頁號B組內(nèi)頁號b頁內(nèi)地址W頁內(nèi)地址w主存地址Cache地址區(qū)號E相聯(lián)比較塊表組號G組號g相等不等3.替換策略

Cache工作原理要求它盡量保存最新數(shù)據(jù)，必然要產(chǎn)生替換。對直接映射的Cache來說，只要把此特定位置上的原主存塊換出Cache即可。對全相聯(lián)和組相聯(lián)Cache來說，就要從允許存放新主存塊的若干特定行中選取一行換出。常用替換策略先進(jìn)先出（FIFO）策略最近最少使用（LRU）策略FIFO

算法選擇最早裝入Cache的頁面作為被替換的頁

。占用空間表的每一頁都與一個(gè)“裝入順序數(shù)”相聯(lián)系，每當(dāng)一個(gè)頁送入Cache或從Cache重取走，都將更新“裝入順序數(shù)”。通過檢查這些數(shù)，決定最先進(jìn)入的頁。先進(jìn)先出（FIFO）這種算法優(yōu)點(diǎn)是容易實(shí)現(xiàn)，缺點(diǎn)是經(jīng)常使用的頁，如一個(gè)包含程序循環(huán)的頁，也可能由于它是最早的頁而被替換掉。

LRU算法將近期內(nèi)長久未被訪問過的行換出。每行也設(shè)置一個(gè)計(jì)數(shù)器，Cache每命中一次，命中行計(jì)數(shù)器清零，其它各行計(jì)數(shù)器增1。當(dāng)需要替換時(shí)，將計(jì)數(shù)值最大的行換出。最近最少使用(LRU)算法這種算法保護(hù)了剛拷貝到Cache中的新數(shù)據(jù)行，有較高的命中率。*優(yōu)化替換算法（OPT）選擇將來最少使用訪問的Cache頁為調(diào)出頁。

是一種理想算法，命中率最高。

程序需運(yùn)行兩次，第一次分析地址流，第二次才真正運(yùn)行程序。下面通過一個(gè)程序和的運(yùn)行情況，來說明各種算法的工作過程及性能比較。假定該程序有5頁信息塊，Cache空間為3頁，該程序的頁地址流為：3種算法工作過程和命中情況，如圖所示。時(shí)間tit1t2t3t4t5t6t7t8t9t10t11t12使用頁P(yáng)iP2P3P2P1P5P2P4P5P3P2P5P2命中率：25%命中率：41.7%命中率：50%４．Cache—主存內(nèi)容的一致性問題

CPU執(zhí)行寫操作時(shí)，要寫的內(nèi)容恰在Cache中，則Cache內(nèi)容被更改，但該單元對應(yīng)的主存內(nèi)容尚沒有改變，這就產(chǎn)生了Cache和主存內(nèi)容不一致的情況。

解決問題的關(guān)鍵是選擇更新主存內(nèi)容的算法；采用兩種算法。處理機(jī)進(jìn)行寫操作時(shí)，利用“Cache—主存”層次中存在于處理機(jī)和主存之間的通路將信息也寫回主存。2、寫直達(dá)法又稱存直達(dá)法，在頁替換時(shí)，就不必將被替換的Cache頁內(nèi)容寫回，可以直接調(diào)入新頁。

1、‘寫回法’（Writeback）

處理機(jī)執(zhí)行寫操作時(shí)，信息只寫入Cache，當(dāng)Cache頁被替換時(shí)，將該頁內(nèi)容寫回主存后，再調(diào)入新頁。

寫直達(dá)則在每次寫入時(shí)，都要附加一個(gè)比寫Cache長得多的寫主存時(shí)間；寫直達(dá)法的開銷大一些，但其一致性保持要好一些。◆采用兩種算法比較

寫回法的開銷是在頁替換時(shí)的回寫時(shí)間；主存地址空間4GB被分成217頁，頁的大小為8K字（32位）Cache(有數(shù)據(jù)SRAM和目錄SRAM兩塊組成):數(shù)據(jù)SRAM：8K字（32位），可分成1024個(gè)段，每段8個(gè)字，每個(gè)字為一行。目錄SRAM：存放目錄表，對應(yīng)數(shù)據(jù)SRAM的每一段的一個(gè)條目，由標(biāo)記位（17位，指主存的頁面號，是217頁中的一個(gè)頁號）、標(biāo)記有效位（1位）和行有效位（8位）組成。地址總線分成三部分：17位標(biāo)記位（A31—A15），10位段地址字段（A14—A5）3位行選擇位（A4—A2），總線的低13位（A14—A2）還作為Cache地址，直接選中數(shù)據(jù)SRAM中8K字中的一行。組間直接映象：主存中各頁中第0段只能對應(yīng)數(shù)據(jù)SRAM中第0段…。組內(nèi)頁面全相聯(lián)：每段8行中可采用全相聯(lián)，用8位行有效位和一位標(biāo)記有效位標(biāo)注。3.4.3多體交叉存儲(chǔ)器出發(fā)點(diǎn)：能夠?qū)崿F(xiàn)同時(shí)從存儲(chǔ)器取出n條指令特點(diǎn)：通過改進(jìn)主存的組織方式，在不改變存儲(chǔ)器存取周期的情況下，提高存儲(chǔ)器的帶寬。結(jié)構(gòu)特點(diǎn)：多體交叉存儲(chǔ)器由M個(gè)的存儲(chǔ)體（或稱存儲(chǔ)模塊）組成，每個(gè)存儲(chǔ)體有相同的容量和存取速度，又有各自獨(dú)立的地址寄存器、地址譯碼器、讀寫電路和驅(qū)動(dòng)電路。每個(gè)模塊各自以等同的方式與CPU傳送信息。CPU同時(shí)訪問四個(gè)模塊，由存儲(chǔ)器控制部件控制它們分時(shí)使用數(shù)據(jù)總線進(jìn)行信息傳遞。這是一種并行存儲(chǔ)器結(jié)構(gòu)。多體交叉存儲(chǔ)器的基本結(jié)構(gòu)編址方法：交叉編址，即任何兩個(gè)相鄰地址的物理單元不屬于同一個(gè)存儲(chǔ)體，一般在相鄰的存儲(chǔ)體中；同一個(gè)存儲(chǔ)體內(nèi)的地址都是不連續(xù)的。主要有兩種：順序方式交叉方式地址交叉法某個(gè)模塊進(jìn)行存取時(shí)，其他模塊不工作；某一模塊出現(xiàn)故障時(shí)，其他模塊可以照常工作；通過增添模塊來擴(kuò)充存儲(chǔ)器容量比較方便。但各模塊串行工作，存儲(chǔ)器的帶寬受到了限制。順序方式：地址碼的低位字段經(jīng)過譯碼選擇不同的模塊，而高位字段指向相應(yīng)模塊內(nèi)的存儲(chǔ)字。連續(xù)地址分布在相鄰的不同模塊內(nèi)，同一個(gè)模塊內(nèi)的地址都是不連續(xù)的。交叉方式：對連續(xù)字的成塊傳送可實(shí)現(xiàn)多模塊流水式并行存取，大大提高存儲(chǔ)器的帶寬。訪問：CPU同時(shí)送出的M個(gè)地址，只要他們分屬于M個(gè)存儲(chǔ)體，訪問就不會(huì)沖突；由存儲(chǔ)器控制部件控制它們分時(shí)使用數(shù)據(jù)總線進(jìn)行信息傳遞。適合采用流水線方式并行存取，雖然每個(gè)存儲(chǔ)體的存儲(chǔ)周期沒變，但是當(dāng)CPU連續(xù)訪問一個(gè)字塊時(shí)，可以大大提高存儲(chǔ)器的帶寬。多體交叉存儲(chǔ)器512K×8位偶地址存儲(chǔ)體512K×8位奇地址存儲(chǔ)體FFFFFH00005Ｈ00003Ｈ00001Ｈ`FFFFEH00004Ｈ00002Ｈ00000Ｈ`15870

8086存儲(chǔ)器交叉編址結(jié)構(gòu)示意圖

例：例1:有一個(gè)具有8個(gè)存儲(chǔ)體的低位多體交叉存儲(chǔ)器中,

如果處理器的訪存地址為以下八進(jìn)制值,問該存儲(chǔ)

器比單體存儲(chǔ)器的平均訪問速度提高多少?

(忽略初啟時(shí)的延遲)(1)10018、10028、10038、······11008(2)10028、10048、10068、······12008(3)10038、10068、10118、······130088,4,8例2:設(shè)存儲(chǔ)器容量為32字，字長64位，模塊數(shù)m=4，分別用順序方式和交叉方式進(jìn)行組織。存儲(chǔ)周期T=200ns，數(shù)據(jù)總線寬度為64位，總線傳送周期τ=50ns。問順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬各是多少?【解】

順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出m=4個(gè)字的信息總量都是：q=64位×4=256位順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出4個(gè)字所需的時(shí)間分別是：

t2=mT=4×200ns=800ns=8×10-7s;

t1=T+(m-1)τ=200ns+3×50ns=350ns=3.5×10-7s順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬分別是：

W2=q/t2=256÷(8×10-7)=32×107［位/s］;W1=q/t1=256÷(3.5×10-7)=73×107［位/s］3.4.4

虛擬存儲(chǔ)器1

虛擬存儲(chǔ)器的基本概念2

頁式虛擬存儲(chǔ)器3

段式虛擬存儲(chǔ)器4

段頁式虛擬存儲(chǔ)器5

替換算法6

虛擬存儲(chǔ)器實(shí)例一、虛擬存儲(chǔ)器的基本概念1、什么叫虛擬存儲(chǔ)器（VirtualMemory）虛擬存儲(chǔ)器是一個(gè)容量非常大的存儲(chǔ)器的邏輯模型，不是任何實(shí)際的物理存儲(chǔ)器。虛擬存儲(chǔ)器是建立在主存-輔存物理結(jié)構(gòu)基礎(chǔ)之上，由附加硬件裝置以及操作系統(tǒng)存儲(chǔ)管理軟件組成的一種存儲(chǔ)體系，它把主存和輔存的地址空間統(tǒng)一編址，形成一個(gè)龐大的存儲(chǔ)空間。實(shí)地址：實(shí)際的主存儲(chǔ)器單元的地址，即主存地址，或叫物理地址。虛擬存儲(chǔ)器的輔存部分也能讓用戶象內(nèi)存一樣使用，用戶編程時(shí)指令地址允許涉及到輔存的空間范圍，這種指令地址稱為“虛地址”（即虛擬地址），或叫“邏輯地址”。虛擬存儲(chǔ)器的用戶程序以虛地址編址并存放在輔存里，程序運(yùn)行時(shí)CPU以虛地址訪問主存，由輔助硬件找出虛地址和物理地址的對應(yīng)關(guān)系。

2、虛地址和實(shí)地址①把程序中最近常用的部分駐留在高速的存儲(chǔ)器中。②一旦這部分變得不常用了，把它們送回到低速的存儲(chǔ)器中。③這種換入換出是由硬件或操作系統(tǒng)完成的，對用戶是透明的。④力圖使存儲(chǔ)系統(tǒng)的性能接近高速存儲(chǔ)器，價(jià)格接近低速存儲(chǔ)器。它們遵循的原則是：主存-外存層次和Cache-主存層次用的地址變換映射方法和替換策略是相同的，都基于程序局部性原理。3、虛擬存儲(chǔ)器和主存-Cache存儲(chǔ)器的比較：相同處：①化為許多信息塊②從慢存儲(chǔ)器傳遞快存儲(chǔ)器調(diào)度③有替換策略④映射關(guān)系和變換地址3、虛擬存儲(chǔ)器和主存-Cache存儲(chǔ)器的比較：不同處：①作用不同：速度(主-C)和容量(虛擬)。②信息塊長度不同③主-C速度比為5~10;1,而主-輔速度為1;100~1000）④CPU讀取的時(shí)間相差較大⑤存取信息、地址變換和替換策略（主-C用硬件，虛擬用操作系統(tǒng)的軟件加適當(dāng)?shù)挠布┒问前凑粘绦虻倪壿嫿Y(jié)構(gòu)劃分成的多個(gè)相對獨(dú)立部分，作為獨(dú)立的邏輯單位。

二、虛擬存儲(chǔ)器的基本管理方法

虛擬存儲(chǔ)器的管理方式有段式、頁式或段頁式三種。頁是主存物理空間中劃分出來的等長的固定區(qū)域。段頁式管理采用分段和分頁結(jié)合的方法。1、頁式虛擬存儲(chǔ)器

虛存地址分為兩個(gè)字段：高位字段為邏輯頁號，低位字段為頁內(nèi)地址。

在頁式虛擬存儲(chǔ)器系統(tǒng)中，把虛擬空間分成頁，稱為邏輯頁；主存空間也分成同樣大小的頁，稱為物理頁。

實(shí)存地址也分兩個(gè)字段：高位字段為物理頁號，低位字段為頁內(nèi)地址。兩者的頁面大小一樣，頁內(nèi)地址是相等的。邏輯頁號頁內(nèi)地址物理頁號頁內(nèi)地址頁式管理的地址變換

一個(gè)虛存邏輯頁號有一個(gè)表項(xiàng)，表項(xiàng)內(nèi)容包含該邏輯頁所在的主存頁面地址（物理頁號）、裝入位、替換控制位及其它保護(hù)位等；虛存地址到主存實(shí)地址的變換是由放在主存中的頁表來實(shí)現(xiàn)。

用主存頁面地址作為實(shí)（主）存地址的高字段，與虛存地址的頁內(nèi)地址字段相拼接，就產(chǎn)生了完整的實(shí)存地址，用來訪問主存。

裝入位為“1”，表示該邏輯頁已從外存調(diào)入內(nèi)存；反之，則表示對應(yīng)的邏輯頁未調(diào)入內(nèi)存。從輔存中讀出新的頁到主存中來。頁表基址寄存器頁表基地址邏輯頁號頁內(nèi)地址虛存地址裝入位主存頁號┆┆物理頁號頁內(nèi)地址實(shí)存地址頁表（在主存中）頁式虛擬存儲(chǔ)器地址變換頁表基址寄存器頁表基地址邏輯頁號頁內(nèi)地址000000101010110虛存地址裝入位主存頁號1101010*****1110101001010*****┆┆110101010110實(shí)存地址物理頁號頁內(nèi)地址頁表（在主存中）頁式虛擬存儲(chǔ)器地址變換快表由硬件組成，比頁表小得多，只是慢表的小副本。查表時(shí)，由邏輯頁號同時(shí)去查快表和慢表，當(dāng)在快表中有此邏輯頁號時(shí)，就能很快地找到對應(yīng)的物理頁號送入實(shí)主存地址寄存器。并使慢表的查找作廢；為了避免頁表已保存或已調(diào)入主存儲(chǔ)器時(shí)對主存訪問次數(shù)的增多，把頁表的最活躍部分存放在高速存儲(chǔ)器中組成快表。經(jīng)快表和慢表轉(zhuǎn)換的頁式虛擬存儲(chǔ)管理

如果在快表中查不到，要花費(fèi)一個(gè)訪主存時(shí)間查慢表，從中查到物理頁號送入實(shí)存地址寄存器，并將此邏輯頁號和對應(yīng)的物理頁號送入快表，替換快表中應(yīng)該移掉的內(nèi)容。邏輯頁號頁內(nèi)地址虛存地址（按地址訪問）物理頁號頁內(nèi)地址快表（相聯(lián)存儲(chǔ)器）實(shí)存地址相聯(lián)比較（按內(nèi)容訪問）邏輯頁號物理頁號┄┄┄┄物理頁號控制位┄┄┄┄（快表中查不到）慢表（在主存中）經(jīng)快表和慢表進(jìn)行地址變換

段是利用系統(tǒng)的模塊化性質(zhì)，按照程序的邏輯結(jié)構(gòu)劃分成多個(gè)相對獨(dú)立部分(過程、子程序、數(shù)據(jù)表、陣列)；把主存按段分配的存儲(chǔ)管理方式稱為段式管理。

可以把段作為基本信息單位在主存—