第四章 存儲器

上節(jié)課內(nèi)容回顧總線的基本概念：各個部件共享的傳輸介質(zhì)總線的分類：按傳輸方式、傳輸位數(shù)、連接部件、傳輸信息總線特性：機械特性、電氣特點、功能特性、時間特性性能指標：總線寬度、總線帶寬、時鐘同步/異步、總線復(fù)用、信號線數(shù)、控制方式及其它上節(jié)課內(nèi)容回顧總線標準：ISA、EISA、VESA、PCI、AGP、USB、RS-232C總線結(jié)構(gòu)：單總線結(jié)構(gòu)和多種線結(jié)構(gòu)總線判優(yōu)控制：集中式（鏈式、定時查詢和獨立請求）和分布式上節(jié)課內(nèi)容復(fù)習總線通信控制 總線周期的4個階段申請分配階段、尋址階段、傳輸階段、結(jié)束階段 通信控制四種方式同步通信、異步通信、半同步通信、分離式通信4.2主存儲器第４章存儲器知識點： 介紹主存儲器的分類、工作原理、組成方式以及與其它部件的聯(lián)系，還介紹了高速緩沖存儲器、磁表面存儲器等的基本組成和工作原理，使讀者真正建立起如何用不同的存儲器組成具有層次結(jié)構(gòu)的存儲系統(tǒng)的概念。重點： 1）存儲系統(tǒng)層次結(jié)構(gòu)的概念，了解Cache－主存和主存－輔存層次的作用，以及程序訪問的局部性原理與存儲系統(tǒng)層次結(jié)構(gòu)關(guān)系。 2）各類存儲器（主存、Cache、磁表面存儲器）的工作原理及技術(shù)指標。 3）半導體存儲芯片的外特性以及與CPU的連接。第４章存儲器難點： 1）由于不同的存儲芯片其基本單元電路是不同的，要在本質(zhì)上理解其讀寫原理，提高對硬件電路的“讀圖”能力和分析能力。2）在設(shè)計存儲芯片與CPU連接電路時，關(guān)鍵在于存儲芯片選片邏輯的確定，要綜合應(yīng)用電路知識，結(jié)合存儲芯片的外特性，合理選用芯片，準確畫出存儲芯片與CPU的連接圖。 3）不同的Cache－主存地址映像，直接影響主存地址字段分配及替換策略和命中率。第４章存儲器4.1概述4.2主存儲器4.3高速緩沖存儲器4.4輔助存儲器4.1.1存儲器分類1.按存儲介質(zhì)分類(1)半導體存儲器(2)磁表面存儲器(3)磁芯存儲器(4)光盤存儲器易失TTL、MOS磁頭、載磁體硬磁材料、環(huán)狀元件激光、磁光材料非易失體積小，功耗小，存取時間短電源消失，信息丟失4.1概述4.1.1存儲器分類(1)存取時間與物理地址無關(guān)（隨機訪問）順序存取存儲器磁帶2.按存取方式分類(2)存取時間與物理地址有關(guān)（串行訪問）隨機存儲器只讀存儲器直接存取存儲器磁盤在程序的執(zhí)行過程中可讀可寫在程序的執(zhí)行過程中只讀4.1概述4.1.1存儲器分類磁盤、磁帶、光盤高速緩沖存儲器（Cache）FlashMemory存儲器主存儲器輔助存儲器MROMPROMEPROMEEPROMRAMROM靜態(tài)RAM動態(tài)RAM3.按在計算機中的作用分類4.1概述4.1.2存儲器的層次結(jié)構(gòu)高低小大快慢輔存寄存器緩存主存磁盤光盤磁帶光盤磁帶速度容量價格位／1.存儲器三個主要特性的關(guān)系CPUCPU主機4.1概述4.1.2存儲器的層次結(jié)構(gòu)緩存CPU主存輔存2.緩存主存層次和主存輔存層次緩存主存輔存主存虛擬存儲器10ns20ns200nsms虛地址邏輯地址實地址物理地址主存儲器（速度）（容量）4.1概述4.2.1

概述1.主存的基本組成存儲體驅(qū)動器譯碼器MAR控制電路讀寫電路MDR地址總線數(shù)據(jù)總線讀寫……………存儲器的核心，是存儲單元的集合體，而存儲單元又是由若干個記憶單元組成的。將地址總線輸入的地址碼轉(zhuǎn)換成與之對應(yīng)的譯碼輸出線上的有效電平，以表示選中某一存儲單元。提供驅(qū)動電流去驅(qū)動相應(yīng)的讀/寫電路，完成對被選中存儲單元的讀/寫操作。完成被選中存儲單元中各位的讀出和寫入操作。讀/寫操作在控制器控制下進行，即必須在接收到來自控制器的讀/寫命令或?qū)懺试S信號后，才能實現(xiàn)正確的讀/寫操作。4.2主存儲器4.2.1

概述2.主存和CPU的聯(lián)系MDRMARCPU主存讀數(shù)據(jù)總線地址總線寫4.2主存儲器4.2.1

概述

高位字節(jié)地址為字地址

低位字節(jié)地址為字地址設(shè)地址線24根按字節(jié)尋址按字尋址若字長為16位按字尋址若字長為32位字地址字節(jié)地址11109876543210840字節(jié)地址字地址4523014203.主存中存儲單元地址的分配224=16M8M4M4.2主存儲器4.2.1

概述(2)存儲速度4.主存的技術(shù)指標(1)存儲容量(3)存儲器的帶寬主存存放二進制代碼的總位數(shù)

讀出時間寫入時間存儲器的訪問時間

存取時間存取周期讀周期寫周期

連續(xù)兩次獨立的存儲器操作（讀或?qū)懀┧璧淖钚￠g隔時間

位/秒帶寬＝每個周期存儲位數(shù)/周期4.2主存儲器4.2.2半導體存儲芯片簡介芯片容量1.半導體存儲芯片的基本結(jié)構(gòu)譯碼驅(qū)動存儲矩陣讀寫電路1K×4位16K×1位8K×8位片選線讀/寫控制線地址線…數(shù)據(jù)線…地址線（單向）數(shù)據(jù)線（雙向）1041411384.2主存儲器4.2.2半導體存儲芯片簡介1.半導體存儲芯片的基本結(jié)構(gòu)譯碼驅(qū)動存儲矩陣讀寫電路片選線讀/寫控制線地址線…數(shù)據(jù)線…片選線讀/寫控制線（低電平寫高電平讀）（允許讀）CSCEWE（允許寫）WEOE4.2主存儲器4.2.2半導體存儲芯片簡介存儲芯片片選線的作用用16K×1位的存儲芯片組成64K×8位的存儲器

32片當?shù)刂窞?5535時，此8片的片選有效8片16K×1位8片16K×1位8片16K×1位8片16K×1位4.2主存儲器4.2.2半導體存儲芯片簡介0,015,015,70,7

讀/寫控制電路

地址譯碼器

字線015……16×8矩陣………07D07D位線讀/寫選通A3A2A1A0……2.半導體存儲芯片的譯碼驅(qū)動方式(1)線選法00000,00,7…0…07…D07D讀/寫選通

讀/寫控制電路

結(jié)構(gòu)簡單，適合小容量4.2主存儲器4.2.2半導體存儲芯片簡介2.半導體存儲芯片的譯碼驅(qū)動方式(2)重合法A3A2A1A0A40,310,031,031,31

Y地址譯碼器

X地址譯碼器

32×32矩陣……A9I/OA8A7A56AY0Y31X0X31D讀/寫……00000000000,031,00,31……I/OD0,0讀4.2主存儲器4.2.3 隨機存取存儲器(RAM)

隨機存取存儲器按工藝分雙極型半導體存儲器和MOS半導體存儲器兩種。在MOS半導體存儲器中，根據(jù)存儲信息機構(gòu)的原理不同，又分為靜態(tài)MOS存儲器和動態(tài)MOS存儲器。在構(gòu)成大容量主存時，一般選擇動態(tài)RAM。

SRAM：利用雙穩(wěn)態(tài)觸發(fā)器來保存信息，只要不斷電，信息不會丟失，因為其不需要進行動態(tài)刷新，故稱為“靜態(tài)”存儲器。

DRAM：利用MOS電容存儲電荷來保存信息，使用時需要給電容充電才能使信息保持，即要定期刷新。4.2主存儲器4.2.3 隨機存取存儲器(RAM)1.靜態(tài)RAM(SRAM)(1)靜態(tài)RAM基本電路A′觸發(fā)器非端1T4T~觸發(fā)器5TT6、行開關(guān)7TT8、列開關(guān)7TT8、一列共用A

觸發(fā)器原端T1~T4T5T6T7T8A′A寫放大器寫放大器DIN寫選擇讀選擇DOUT讀放位線A位線A′列地址選擇行地址選擇T1~T44.2主存儲器4.2.3 隨機存取存儲器(RAM)A′T1

~T4T5T6T7T8A寫放大器寫放大器DIN寫選擇讀選擇讀放位線A位線A′列地址選擇行地址選擇DOUT

①靜態(tài)RAM基本電路的讀

操作行選

T5、T6開T7、T8開列選讀放DOUTVAT6T8DOUT讀選擇有效4.2主存儲器4.2.3 隨機存取存儲器(RAM)T1~T4T5T6T7T8A′ADIN位線A位線A′列地址選擇行地址選擇寫放寫放讀放DOUT寫選擇讀選擇

②靜態(tài)RAM基本電路的寫

操作行選T5、T6開兩個寫放DIN列選T7、T8開（左）

反相T5A′（右）

T8T6ADINDINT7寫選擇有效T1~T44.2主存儲器4.2.3 隨機存取存儲器(RAM)(2)靜態(tài)RAM芯片舉例①Intel2114外特性存儲容量1K×4

位I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel2114…4.2主存儲器

②Intel2114RAM矩陣(64×

64)讀A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組0000000000

②Intel2114RAM矩陣(64×

64)讀第一組第二組第三組第四組15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000

②Intel2114RAM矩陣(64×

64)讀150311647326348…………第一組第二組第三組第四組

②Intel2114RAM矩陣(64×

64)讀15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………0…164832………15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………0…164832………第一組第二組第三組第四組

②Intel2114RAM矩陣(64×

64)讀0163248CSWE15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0…164832………第一組第二組第三組第四組

②Intel2114RAM矩陣(64×

64)讀150311647326348…………01632480000000000…………15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000…………第一組第二組第三組第四組

②Intel2114RAM矩陣(64×

64)讀150311647326348…………01632480…164832………15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000…………第一組第二組第三組第四組

②Intel2114RAM矩陣(64×

64)讀150311647326348…………0163248讀寫電路讀寫電路讀寫電路讀寫電路0…164832………15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000…………第一組第二組第三組第四組

②Intel2114RAM矩陣(64×

64)讀150311647326348…………0163248讀寫電路讀寫電路讀寫電路讀寫電路0…164832………I/O1I/O2I/O3I/O4A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組

③Intel2114

RAM矩陣(64×

64)寫15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組0000000000

③Intel2114

RAM矩陣(64×

64)寫第一組第二組第三組第四組15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000

③Intel2114

RAM矩陣(64×

64)寫150311647326348…………第一組第二組第三組第四組

③Intel2114

RAM矩陣(64×

64)寫15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………WECS0…164832………第一組第二組第三組第四組

③Intel2114

RAM矩陣(64×

64)寫I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼0000000000150311647326348…………I/O1I/O2I/O3I/O40…164832………第一組第二組第三組第四組

③Intel2114

RAM矩陣(64×

64)寫I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼0000000000150311647326348…………I/O1I/O2I/O3I/O4讀寫電路讀寫電路讀寫電路讀寫電路0…164832………第一組第二組第三組第四組

③Intel2114

RAM矩陣(64×

64)寫I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼0000000000150311647326348…………I/O1I/O2I/O3I/O4讀寫電路讀寫電路讀寫電路讀寫電路0…164832………第一組第二組第三組第四組

③Intel2114

RAM矩陣(64×

64)寫I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼WECS0000000000150311647326348…………讀寫電路讀寫電路讀寫電路讀寫電路I/O1I/O2I/O3I/O40…164832………第一組第二組第三組第四組

③Intel2114

RAM矩陣(64×

64)寫I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348讀寫電路讀寫電路讀寫電路讀寫電路……………………0163015……行地址譯碼列地址譯碼WECS0000000000150311647326348…………I/O1I/O2I/O3I/O4讀寫電路讀寫電路讀寫電路讀寫電路01632480…164832………ACSDOUT地址有效地址失效片選失效數(shù)據(jù)有效數(shù)據(jù)穩(wěn)定高阻(3)靜態(tài)RAM讀時序tAtCOtOHAtOTDtRC片選有效讀周期

tRC

地址有效下一次地址有效讀時間

tA

地址有效數(shù)據(jù)穩(wěn)定tCO

片選有效數(shù)據(jù)穩(wěn)定tOTD

片選失效輸出高阻tOHA

地址失效后的數(shù)據(jù)維持時間ACSWEDOUTDIN(4)靜態(tài)RAM(2114)寫

時序tWCtWtAWtDWtDHtWR寫周期

tWC

地址有效下一次地址有效寫時間

tW

寫命令WE

的有效時間tAW

地址有效片選有效的滯后時間tWR

片選失效下一次地址有效tDW

數(shù)據(jù)穩(wěn)定

WE失效tDH

WE失效后的數(shù)據(jù)維持時間4.2主存儲器上節(jié)課內(nèi)容復(fù)習存儲器分類存儲介質(zhì)、存取方式、在計算機中分類存儲器的層次結(jié)構(gòu)緩存－主存主存－輔存主存 存儲單元地址的分配、主存的技術(shù)指標、半導體存儲芯片的基本結(jié)構(gòu)、存儲芯片的譯碼方式（線選和重合）DD預(yù)充電信號讀選擇線寫數(shù)據(jù)線寫選擇線讀數(shù)據(jù)線VCgT4T3T2T11(1)動態(tài)RAM基本單元電路

2.動態(tài)RAM(DRAM)讀出與原存信息相反讀出時數(shù)據(jù)線有電流為“1”數(shù)據(jù)線CsT字線DDV010110寫入與輸入信息相同寫入時CS充電為“1”放電為“0”T3T2T1T無電流有電流4.2主存儲器單元電路讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D行地址譯碼器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0…(2)動態(tài)RAM芯片舉例①三管動態(tài)RAM芯片(Intel1103)讀00000000000D…00單元電路讀寫控制電路…4.2主存儲器A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0…②三管動態(tài)RAM芯片(Intel1103)寫11111②三管動態(tài)RAM芯片(Intel1103)寫A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0…A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0…11111…②三管動態(tài)RAM芯片(Intel1103)寫A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……0100011111②三管動態(tài)RAM芯片(Intel1103)寫A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……1111110100011②三管動態(tài)RAM芯片(Intel1103)寫…A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……D11111010001②三管動態(tài)RAM芯片(Intel1103)寫…A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……D11111010001②三管動態(tài)RAM芯片(Intel1103)寫讀寫控制電路…A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……D11111010001②三管動態(tài)RAM芯片(Intel1103)寫讀寫控制電路…A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……D11111010001②三管動態(tài)RAM芯片(Intel1103)寫讀寫控制電路…時序與控制行時鐘列時鐘寫時鐘

WERASCAS

A'6A'0存儲單元陣列基準單元行譯碼列譯碼器再生放大器列譯碼器讀出放大基準單元存儲單元陣列行譯碼

I/O緩存器數(shù)據(jù)輸出驅(qū)動數(shù)據(jù)輸入寄存器

DINDOUT~行地址緩存器列地址緩存器③單管動態(tài)RAM4116(16K×

1位)外特性DINDOUTA'6A'0~4.2主存儲器

讀放大器

讀放大器

讀放大器………………………06364127128根行線Cs01271128列選擇讀/寫線數(shù)據(jù)輸入I/O緩沖輸出驅(qū)動DOUTDINCs④4116(16K×1位)芯片讀

原理

讀放大器

讀放大器

讀放大器……63000I/O緩沖輸出驅(qū)動OUTD4.2主存儲器

讀放大器

讀放大器

讀放大器………………………06364127128根行線Cs01271128列選擇讀/寫線數(shù)據(jù)輸入I/O緩沖輸出驅(qū)動DOUTDINCs…⑤4116(16K×1位)芯片寫

原理數(shù)據(jù)輸入I/O緩沖I/O緩沖DIN讀出放大器

讀放大器6304.2主存儲器(3)動態(tài)RAM時序

行、列地址分開傳送寫時序行地址RAS有效寫允許WE有效(高)數(shù)據(jù)

DOUT有效數(shù)據(jù)

DIN有效讀時序行地址RAS有效寫允許WE有效(低)列地址CAS有效列地址CAS有效4.2主存儲器(4)動態(tài)RAM刷新

刷新與行地址有關(guān)①集中刷新（存取周期為0.5s

）“死時間率”為128/4000×100%=3.2%“死區(qū)”為0.5s

×128=64s

周期序號地址序號tc0123871387201tctctctc3999VW01127讀/寫或維持刷新讀/寫或維持3872個周期（1936s）

128個周期（64s）

刷新時間間隔（2ms）刷新序號??????tcXtcY??????以128×128矩陣為例4.2主存儲器tC=tM

+tR讀寫刷新無“死區(qū)”②分散刷新（存取周期為1

s

）(存取周期為0.5s

+0.5s

)以128

×128矩陣為例W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新間隔128個存取周期…4.2主存儲器③分散刷新與集中刷新相結(jié)合（異步刷新）對于128×128的存儲芯片（存取周期為0.5s

）將刷新安排在指令譯碼階段，不會出現(xiàn)“死區(qū)”“死區(qū)”為0.5s

若每隔15.6s

刷新一行每行每隔2ms

刷新一次4.2主存儲器3.動態(tài)RAM和靜態(tài)RAM的比較DRAMSRAM存儲原理集成度芯片引腳功耗價格速度刷新電容觸發(fā)器高低少多小大低高慢快有無主存緩存4.2主存儲器四、只讀存儲器（ROM）

1.掩模ROM(MaskedROM)行列選擇線交叉處有MOS管為“1”行列選擇線交叉處無MOS管為“0”2.PROM(ProgrammedROM一次性編程)VCC行線列線熔絲熔絲斷為“0”為“1”熔絲未斷P88圖4.2主存儲器3.EPROM(ErasedPROM多次性編程)

(1)N型溝道浮動柵MOS電路G柵極S源D漏紫外線全部擦洗D端加正電壓形成浮動柵S與D不導通為“0”D端不加正電壓不形成浮動柵S與D導通為“1”SGDN+N+P基片GDS浮動柵

SiO2+++++___

4.2主存儲器…控制邏輯Y譯碼X譯碼數(shù)據(jù)緩沖區(qū)Y控制128×

128存儲矩陣……PD/ProgrCSA10A7…A6A0……DO0…DO7112…A7A1A0VSSDO2DO0DO1…27162413…VCCA8A9VPPCSA10PD/ProgrDO3DO7…(2)2716EPROM的邏輯圖和引腳PD/ProgrPD/Progr功率下降/編程輸入端

讀出時為低電平

4.EEPROM(ElectronicallyEPROM

多次編程)

電可擦寫局部擦寫全部擦寫5.FlashMemory(閃速型存儲器)比EEPROM快EPROM價格便宜集成度高EEPROM電可擦洗重寫具備RAM功能4.2主存儲器1.存儲器容量的擴展

五、存儲器與CPU的連接

4.2主存儲器如系統(tǒng)需要的存儲容量為128K×8位，可選的芯片卻只有128K×1位或者128K×4位的芯片。這種情況下，芯片能夠滿足128K的要求，而位數(shù)卻不能滿足8位的要求。此時需要對位數(shù)進行擴展，即位擴展。所謂位擴展，就是當單個芯片的容量能滿足要求，但是輸出位數(shù)不滿足系統(tǒng)對存儲器輸出位數(shù)的要求時，通過幾個芯片同時輸出的方式對存儲器的輸出位數(shù)進行擴展。(1)位擴展（增加存儲字長）用1K

×

4位存儲芯片組成1K

×

8位的存儲器？片1.存儲器容量的擴展(1)位擴展（增加存儲字長）10根地址線8根數(shù)據(jù)線DD……D0479AA0???21142114CSWE2片

五、存儲器與CPU的連接

4.2主存儲器(2)字擴展（增加存儲字的數(shù)量） 如系統(tǒng)需要的存儲容量為256K×8位，可選的芯片卻只有64K×8位或者128K×8位的芯片。這種情況下，芯片能滿足8位的要求，但卻不能滿足容量256K的要求。此時需要對字進行擴展，即字擴展。 所謂字擴展，就是當單個芯片輸出位數(shù)滿足系統(tǒng)要求，而容量不滿足要求時，用多個芯片采用地址分段的方式對存儲容量進行擴展，參與擴展的每個芯片的地址范圍不同。4.2主存儲器用1K

×

8位存儲芯片組成2K

×

8位的存儲器11根地址線8根數(shù)據(jù)線？片2片1K×8位1K×8位D7D0???????????????WEA1A0???A9CS0A10

1CS1(2)字擴展（增加存儲字的數(shù)量）4.2主存儲器(3)字、位擴展用1K

×

4位存儲芯片組成4K

×

8位的存儲器8根數(shù)據(jù)線12根地址線WEA8A9A0...D7D0…A11A10CS0CS1CS2CS3片選譯碼……………………1K×41K×41K×41K×41K×41K×41K×41K×4？片8片4.2主存儲器

2.存儲器與CPU的連接

(1)地址線的連接(2)數(shù)據(jù)線的連接(3)讀/寫命令線的連接(4)片選線的連接(5)合理選擇存儲芯片(6)其他時序、負載4.2主存儲器例4.1

解:

(1)寫出對應(yīng)的二進制地址碼(2)確定芯片的數(shù)量及類型0110000000000000A15A14A13A11A10…A7…

A4A3…

A0…01100111111111110110100000000000…01101011111111112K×8位1K×8位RAM2片1K×4位ROM1片2K×8位4.2主存儲器(3)分配地址線A10~A0接2K

×

8位ROM的地址線A9~A0接1K

×

4位RAM的地址線(4)確定片選信號CBA0110000000000000A15A13A11A10…A7…A4A3…

A0…01100111111111110110100000000000…01101011111111112K

×

8位1片ROM1K

×

4位2片RAM4.2主存儲器2K

×8位ROM

1K

×4位

RAM1K

×4位

RAM………&PD/ProgrY5Y4G1CBAG2BG2A……MREQA14A15A13A12A11A10A9A0…D7D4D3D0WR…………例4.1

CPU與存儲器的連接圖………4.2主存儲器上節(jié)課內(nèi)容回顧SRAM和DRAM的比較存儲器擴展：位擴展、字擴展、字位擴展存儲器與CPU的連接：地址線的連接、數(shù)據(jù)線的連接、讀/寫命令線的連接、片選線的連接、合理選擇存儲芯片(1)寫出對應(yīng)的二進制地址碼例4.2:(2)確定芯片的數(shù)量及類型(3)分配地址線(4)確定片選信號1片4K

×

8位

ROM2片4K

×

8位

RAMA11~A0接ROM和RAM的地址線4.2主存儲器(1)寫出對應(yīng)的二進制地址碼0000000000000000A15…A12A11…A8A7…A4A3…

A0…00011111111111118K×8位ROM1片8K×8位1111000000000000…1111111111111111(2)確定芯片的數(shù)量及類型4K×8位0010000000000000…00111111111111110100000000000000…010111111111111116K×8位RAM2片8K×8位RAM1片4K×8位例4.2:4.2主存儲器(3)分配地址線A12~A0接1片8K×8位ROM和2片RAM的地址線A11~A0接1片4K×8位RAM的地址線(4)確定片選信號CBA0000000000000000…00011111111111118K×8位1111000000000000…11111111111111110010000000000000…00111111111111110100000000000000…0101111111111111A15…A12A11…A8A7…A4A3…

A016K×8位4K×8位例4.2:4.2主存儲器

8K

×8位ROM&G1CBAG2BG2A

8K

×8位

RAM

8K

×8位

RAM

4K

×8位

RAM……………5VY0Y1Y2Y71PD/ProgrMREQA15A14A13A12A11A0…D7D0WR……………例4.2:4.2主存儲器例4.3解：

(1)CPU按字節(jié)訪問的地址范圍為1M； 按字訪問的地址范圍為512K。A19…A16A15…A12A11…A8A7…A4A3…

A0(3)確定芯片的數(shù)量及類型64KB(2)寫出對應(yīng)的二進制地址碼11111111111111111111…1111000000000000000011101111111111111111…1110000000000000000064KBROM2片32K×8位RAM2片32K×8位(4)分配地址線及片選邏輯4.2主存儲器P984.2主存儲器練習：設(shè)CPU共有16根地址線，8根數(shù)據(jù)線，并用IO/M作訪存控制信號，用R/W作讀寫命令信號，現(xiàn)有下列存儲芯片及138譯碼器和各種門電路（自定）。RAM2K×8位，4K×4位，8K×8位ROM

2K×8位，4K×8位，8K×8位畫出CPU與存儲器的連接圖，要求1最小8K地址空間為系統(tǒng)程序區(qū)，與其相鄰的4K地址空間為用戶程序區(qū)；2合理選用上述存儲芯片，并寫出每片存儲芯片的地址范圍；3詳細畫出存儲芯片的片選邏輯。A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0000000000000000000001111111111110001000000000000000111111111111100100000000000000010111111111111六、存儲器的校驗所謂代碼校驗，就是在原有的信息代碼（數(shù)值及非數(shù)值數(shù)據(jù)）的基礎(chǔ)上增加若干個校驗位，按既定的規(guī)則組成特殊的編碼，利用額外增加的專用設(shè)備，在發(fā)送端產(chǎn)生和發(fā)送，在接收端檢查與校正錯誤，以達到可靠傳輸?shù)哪康?。實現(xiàn)原理：加進一些冗余碼，使合法數(shù)據(jù)編碼出錯變成非法數(shù)據(jù)來發(fā)現(xiàn)或改正數(shù)據(jù)。碼距：任意兩個合法碼之間至少有幾個二進制位不相同。碼距為1，不具有檢錯和糾錯能力。4.2主存儲器六、存儲器的校驗編碼的糾錯、檢錯能力與編碼的最小距離有關(guān)L——編碼的最小距離D——檢測錯誤的位數(shù)C——糾正錯誤的位數(shù)漢明碼是具有一位糾錯能力的編碼L1=D+C(D≥C)1.編碼的最小距離任意兩組合法代碼之間二進制位數(shù)的最少差異L=3具有一位糾錯能力4.2主存儲器漢明碼的組成需增添？位檢測位檢測位的位置？檢測位的取值？2k

≥n+k+1檢測位的取值與該位所在的檢測“小組”中承擔的奇偶校驗任務(wù)有關(guān)組成漢明碼的三要素2.漢明碼的組成2i

(i=0，1，2，3，…)4.2主存儲器各檢測位Ci

所承擔的檢測小組為gi

小組獨占第2i－1

位gi

和gj

小組共同占第2i－1+2j－1

位gi、gj

和gl

小組共同占第2i－1+2j－1+2l－1

位C1

檢測的g1小組包含第1，3，5，7，9，11，…C2

檢測的g2

小組包含第2，3，6，7，10，11，…C4

檢測的g3

小組包含第4，5，6，7，12，13，…C8

檢測的g4

小組包含第8，9，10，11，12，13，14，15，24，…4.2主存儲器例4.4求0101按“偶校驗”配置的漢明碼解：∵n=4根據(jù)2k

≥n+k+1得k=3漢明碼排序如下:二進制序號名稱1234567C1C2C40∴0101的漢明碼為

01001010101104.2主存儲器3.漢明碼的糾錯過程形成新的檢測位Pi

，如增添3位（k=3），新的檢測位為P4P2P1

。以k=3為例，Pi

的取值為P1=13

57P2=23

67P4=45

67對于按“偶校驗”配置的漢明碼不出錯時P1=0，P2=0，P4=0C1C2C4其位數(shù)與增添的檢測位有關(guān)，4.2主存儲器P1=1357=0無錯P2=2367=1有錯P4=4567=1有錯∴

P4P2P1=110第6位出錯，可糾正為0100101，故要求傳送的信息為

0101。糾錯過程如下例4.5解：

已知接收到的漢明碼為0100111（按配偶原則配置）試問要求傳送的信息是什么?

4.2主存儲器七、提高訪存速度的措施采用高速器件調(diào)整主存結(jié)構(gòu)采用層次結(jié)構(gòu)Cache–主存雙端口存儲器相聯(lián)存儲器（附錄4A）單體多字系統(tǒng)多體并行系統(tǒng)4.2主存儲器1.單體多字系統(tǒng)

W位W位W位W位W位

地址寄存器

主存控制器......單字長寄存器數(shù)據(jù)寄存器存儲體增加存儲器的帶寬實現(xiàn)前提：指令和數(shù)據(jù)在主存內(nèi)必須連續(xù)存放。4.2主存儲器2.多體并行系統(tǒng)(1)高位交叉M0……M1……M2M3…………體內(nèi)地址體號體號地址000000000001001111010000010001011111100000100001101111110000110001111111順序編址4.2主存儲器各個體并行工作M0地址01……n－1M1nn+1……2n－1M22n2n+13n－1M33n3n+14n－1…………地址譯碼體內(nèi)地址體號體號(1)高位交叉4.2主存儲器M0……M1……M2M3…………

體號體內(nèi)地址地址000000000001000010000011000100000101000110000111111100111101111110111111(2)低位交叉各個體輪流編址4.2主存儲器M0地址04……4n－4M115……4n－3M2264n－2M3374n－1…………地址譯碼

體號體內(nèi)地址

體號(2)低位交叉各個體輪流編址4.2主存儲器低位交叉的特點在不改變存取周期的前提下，增加存儲器的帶寬時間單體訪存周期單體訪存周期啟動存儲體0啟動存儲體1啟動存儲體2啟動存儲體34.2主存儲器設(shè)四體低位交叉存儲器，存取周期為T，總線傳輸周期為τ，為實現(xiàn)流水線方式存取，應(yīng)滿足T＝4τ。連續(xù)讀取4個字所需的時間為

T＋(4

－1)τ例4.6P1064.2主存儲器(3)存儲器控制部件（簡稱存控）易發(fā)生代碼丟失的請求源，優(yōu)先級最高嚴重影響CPU工作的請求源，給予次高優(yōu)先級控制線路排隊器節(jié)拍發(fā)生器QQCM來自各個請求源

…主脈沖存控標記觸發(fā)器4.2主存儲器練習：設(shè)CPU有16根地址線，8根數(shù)據(jù)線。用MREQ作訪存控制信號。WR為讀/寫命令(高讀，低寫），設(shè)計一個容量為32KB，采用低位交叉編址的四體并行存儲器。用138譯碼器及其他門電路（門電路自定）畫出CPU和芯片的連接圖。要求地址為0000H~7FFFH,

并寫出每片存儲芯片的容量及地址范圍?！璂jD0CEOECE片選信號OE允許讀WE允許寫WE…A0Ai4.2主存儲器答案4.2主存儲器3.高性能存儲芯片(1)SDRAM(同步DRAM)在系統(tǒng)時鐘的控制下進行讀出和寫入CPU無須等待(2)RDRAM由Rambus

開發(fā)，主要解決存儲器帶寬問題(3)帶

Cache

的

DRAM在DRAM的芯片內(nèi)集成了一個由SRAM

組成的Cache

，有利于猝發(fā)式讀取

4.2主存儲器4.3高速緩沖存儲器一、概述1.問題的提出避免CPU“空等”現(xiàn)象CPU和主存（DRAM）的速度差異緩存CPU主存容量小速度高容量大速度低程序訪問的局部性原理4.3高速緩沖存儲器2.Cache的工作原理(1)主存和緩存的編址主存和緩存按塊存儲塊的大小相同B

為塊長~~~~……主存塊號主存儲器012m－1字塊0字塊1字塊M－1主存塊號塊內(nèi)地址m位b位n位M塊B個字緩存塊號塊內(nèi)地址c位b位C塊B個字~~~~……字塊0字塊1字塊C－1012c－1標記Cache緩存塊號4.3高速緩沖存儲器(2)命中與未命中緩存共有C

塊主存共有M

塊M>>C主存塊調(diào)入緩存主存塊與緩存塊建立了對應(yīng)關(guān)系用標記記錄與某緩存塊建立了對應(yīng)關(guān)系的主存塊號命中未命中主存塊與緩存塊未建立對應(yīng)關(guān)系主存塊未調(diào)入緩存4.3高速緩沖存儲器(3)Cache的命中率CPU欲訪問的信息在Cache中的比率命中率與Cache的容量與塊長有關(guān)一般每塊可取4~8個字塊長取一個存取周期內(nèi)從主存調(diào)出的信息長度CRAY_116體交叉塊長取16個存儲字

IBM370/1684體交叉

塊長取4個存儲字（64位×4

=

256位）4.3高速緩沖存儲器(4)Cache–主存系統(tǒng)的效率效率e

與命中率有關(guān)設(shè)Cache命中率為h，訪問Cache

的時間為tc

，

訪問

主存的時間為tm

e=×100%則

tc

h

×

tc+(1－h(huán))×tm

訪問Cache的時間

平均訪問時間e=×100%例4.7P1114.3高速緩沖存儲器3.Cache的基本結(jié)構(gòu)Cache替換機構(gòu)Cache存儲體主存Cache地址映射變換機構(gòu)由CPU完成4.3高速緩沖存儲器4.Cache的讀寫操作

訪問Cache取出信息送CPU

訪問主存取出信息送CPU將新的主存塊調(diào)入Cache中執(zhí)行替換算法騰出空位

結(jié)束命中？Cache滿？CPU發(fā)出訪問地址

開始是否是否讀4.3高速緩沖存儲器Cache和主存的一致性寫直達法（Write–

through）寫回法（Write–

back）寫操作時數(shù)據(jù)既寫入Cache又寫入主存

寫操作時只把數(shù)據(jù)寫入Cache而不寫入主存當Cache數(shù)據(jù)被替換出去時才寫回主存

寫操作時間就是訪問主存的時間，讀操作時不涉及對主存的寫操作，更新策略比較容易實現(xiàn)寫操作時間就是訪問Cache的時間，讀操作Cache失效發(fā)生數(shù)據(jù)替換時，被替換的塊需寫回主存，增加了Cache的復(fù)雜性4.Cache的讀寫操作寫4.3高速緩沖存儲器5.Cache的改進(1)增加Cache的級數(shù)片載（片內(nèi)）Cache片外Cache(2)統(tǒng)一緩存和分立緩存指令Cache數(shù)據(jù)Cache與主存結(jié)構(gòu)有關(guān)與指令執(zhí)行的控制方式有關(guān)是否流水Pentium8K指令Cache8K數(shù)據(jù)CachePowerPC62032K指令Cache

32K數(shù)據(jù)Cache4.3高速緩沖存儲器上節(jié)課內(nèi)容回顧高速緩存的作用高速緩存的工作原理：編址方式、命中率、效率高速緩存的基本結(jié)構(gòu)：存儲體、地址映射機構(gòu)、替換機構(gòu)高速緩存的讀寫方式（寫直達法、寫回法）高速緩存的改進方法：分級、分立高速緩存地址映射的三種方法：直接映射字塊2m－1

字塊2c+1字塊2c+1－1字塊2c

+1

字塊2c字塊2c－1

字塊1字塊0………主存儲體字塊1

標記字塊0

標記字塊2c－1標記Cache存儲體t位012c－1…字塊字塊地址主存字塊標記t

位c

位b

位主存地址比較器（t位）=≠不命中有效位=1？*m位Cache內(nèi)地址否是命中二、Cache–

主存的地址映射1.直接映射每個緩存塊

i

可以和若干個主存塊對應(yīng)每個主存塊

j

只能和一個緩存塊對應(yīng)i=j

mod

C字塊2c+1

字塊2c字塊0字塊0例題P1204.3高速緩沖存儲器2.全相聯(lián)映射主存中的任一塊可以映射到緩存中的任一塊字塊2m－1字塊2c－1字塊1

字塊0……字塊2c－1字塊1字塊0…標記標記標記主存字塊標記

字塊內(nèi)地址主存地址m=t+c

位b位m

=

t+cCache存儲器主存儲器

字塊04.3高速緩沖存儲器字塊2m－1字塊2c-r+1

字塊2c-r+1字塊2c-r字塊2c-r

－

字塊1字塊0………字塊3標記字塊1標記字塊2c－1標記字塊2標記字塊0標記字塊2c－2標記…………字塊內(nèi)地址組地址主存字塊標記s=t+r

位q=

c－r

位b

位組012c-r－1主存地址Cache主存儲器m

位共Q

組，每組內(nèi)兩塊（r=1)1某一主存塊j

按模Q

映射到緩存的第i組中的任一塊i=j

mod

Q直接映射全相聯(lián)映射3.組相聯(lián)映射字塊0字塊1字塊0字塊2c-r字塊2c-r+14.3高速緩沖存儲器小結(jié)某一主存塊只能固定映射到某一緩存塊直接全相聯(lián)組相聯(lián)某一主存塊能映射到任一緩存塊某一主存塊只能映射到某一緩存組中的任一塊不靈活成本高例題P1204.3高速緩沖存儲器三、替換算法1.先進先出（FIFO）算法2.近期最少使用（LRU）算法4.3高速緩沖存儲器4.4輔助存儲器一、概述1.特點不直接與CPU交換信息2.磁表面存儲器的技術(shù)指標道密度Dt位密度DbC=n×

k×

s尋道時間+等待時間(1)記錄密度(2)存儲容量(3)平均尋址時間(4)數(shù)據(jù)傳輸率(5)誤碼率輔存的速度尋址時間磁頭讀寫時間Dr

=

Db

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