汽車組合儀表通用校驗(yàn)儀的可編程信號(hào)源軟件設(shè)計(jì)

/汽車組合儀表通用校驗(yàn)儀的可編程信號(hào)源軟件設(shè)計(jì)作者簡(jiǎn)介作者簡(jiǎn)介：楊?。?982-），男，碩士，漢口學(xué)院計(jì)算機(jī)科學(xué)和技術(shù)學(xué)院講師，探討方向?yàn)橛?jì)算機(jī)軟件和理論。0引言汽車儀表是人和汽車的交互界面，為駕駛員供應(yīng)所須要的汽車運(yùn)行參數(shù)、故障、里程等信息，是每一部車輛必不行少的部件。汽車電子公司為了適應(yīng)汽車儀表的快速發(fā)展，鑒于儀表精度在國(guó)內(nèi)外需求的快速增加，因此須要一種能供應(yīng)高穩(wěn)定度和高精度校驗(yàn)信號(hào)的校驗(yàn)儀以對(duì)汽車儀表進(jìn)行校驗(yàn)，即對(duì)各類汽車組合表進(jìn)行校驗(yàn)時(shí)為組合表供應(yīng)各種模擬傳感器信號(hào)。本文在對(duì)信號(hào)源進(jìn)行探討的基礎(chǔ)上，結(jié)合先進(jìn)的DDS技術(shù)［1］來實(shí)現(xiàn)信號(hào)源的高精度和高穩(wěn)定性。1信號(hào)源軟件設(shè)計(jì)1.1設(shè)計(jì)方案定量計(jì)算本設(shè)計(jì)接受N＝32位的相位累加器，fclk＝262KHz基準(zhǔn)時(shí)鐘，8位D/A轉(zhuǎn)換器模擬輸出，其中相位累加器位寬及對(duì)應(yīng)采樣點(diǎn)數(shù)如表1所示［2］。表1相位累加器位寬和采樣點(diǎn)關(guān)系相位累加器寬對(duì)應(yīng)采樣點(diǎn)數(shù)82561240961665536201048576241677721628268435456324294967296在此選相位累加器位寬為32，一個(gè)周期采樣點(diǎn)數(shù)為4294967296，于是辨別率為1/4294967296。由式fout=(M/2n)×fclk可得輸出頻率fout=0.0116×M。調(diào)整輸入的相位步進(jìn)量M可以變更輸出的頻率，這樣可實(shí)現(xiàn)頻率的調(diào)整。相關(guān)參數(shù)計(jì)算如下：頻率辨別率：Δf=fclk/2n=0.0116Hz最低相位辨別率：Δp=360°/4294967296若想得到N(Hz)的頻率步進(jìn)量，則頻率限制字的變更量為K=NΔf。1.232位相位累加器設(shè)計(jì)其功能是完成相位的累加，實(shí)質(zhì)就是一個(gè)加法器，模塊如圖1所示。圖132位相位累加器模塊基本實(shí)現(xiàn)語句如下：architecturebehavofADDER32BisbeginS<=A+B;--A、B為32位的輸入信號(hào)endarchitecturebehav;其仿真波形如圖2所示。圖232位累加器仿真波形由仿真波形可以看出，輸出的確完成了兩輸入的加法功能，驗(yàn)證了程序的正確性。1.332位寄存器設(shè)計(jì)其功能是完成32位累加器的輸出短暫鎖存功能，以完成前后數(shù)據(jù)速率的匹配，模塊如圖3所示。圖332位累加器模塊基本實(shí)現(xiàn)語句如下：ifload'eventandload='1'thendout<=din;其仿真結(jié)果如圖4所示。圖432位寄存器仿真波形由圖4可知，當(dāng)load上升沿到來時(shí)，該寄存器將輸入的值din送給輸出dout。1.4相位調(diào)制器設(shè)計(jì)其功能是完成寄存器和相位字的相加，實(shí)質(zhì)上是一個(gè)8位加法器，因此除了輸入數(shù)據(jù)位寬不同之外，其實(shí)現(xiàn)語句和32位相位累加器相同，其模塊如圖5所示。圖5相位調(diào)制器模塊基本實(shí)現(xiàn)語句如下：architecturebehavofADDER32BisbeginS<=A+B;--A、B為8位的輸入信號(hào)endarchitecturebehav;其仿真結(jié)果如圖6所示。圖6相位調(diào)制器仿真結(jié)果1.5正弦rom查找表定制查找表中數(shù)據(jù)位數(shù)為模數(shù)轉(zhuǎn)換器DAC的位數(shù)，其長(zhǎng)度則為波形存儲(chǔ)深度M。rom中正弦波采樣點(diǎn)的數(shù)據(jù)文件可以用程序語句生成。正弦表查詢模塊如圖7所示。其中，ADDRESS［7..0］是輸入的8位地址，Q［7..0］是通過查找正弦rom表得到的離散幅度值，INCLOCK是時(shí)鐘輸入，用于協(xié)調(diào)DDS整體部件工作的同步性。方波及三角波和正弦波類似，僅僅是rom表中的數(shù)據(jù)不同。1.6頻率限制模塊設(shè)計(jì)頻率限制模塊用以實(shí)現(xiàn)頻率的限制，由上述介紹可知，對(duì)頻率限制字的調(diào)整，即可實(shí)現(xiàn)對(duì)輸出頻率的調(diào)整。由式△f=f0min=fc/2n可得到頻率辨別率，若須要頻率步進(jìn)量是M（Hz），則頻率限制字每次變更量應(yīng)為K=M/△f，其模塊如8所示。圖7正弦表查詢模塊圖8頻率限制模塊其中，clk為系統(tǒng)輸入時(shí)鐘，f［3..0］為頻率限制，其中f（0）、f（1）為頻率粗調(diào)，實(shí)現(xiàn)每次1kHz步進(jìn)量的調(diào)整，f（2）、f（3）為頻率微調(diào)，實(shí)現(xiàn)每次1Hz步進(jìn)量的調(diào)整。其仿真結(jié)果如圖9所示。圖9頻率限制模塊仿真波形1.7DDS頂層文件設(shè)計(jì)元件例化就是一種連接關(guān)系，將預(yù)先設(shè)計(jì)好的設(shè)計(jì)實(shí)體定義為一個(gè)元件，然后利用特定的語句將此元件和當(dāng)前設(shè)計(jì)實(shí)體中的指定端口相連接，從而為當(dāng)前設(shè)計(jì)實(shí)體引進(jìn)一個(gè)新的低一級(jí)的設(shè)計(jì)層次。元件例化語句是VHDL設(shè)計(jì)實(shí)體構(gòu)成自上而下層次化設(shè)計(jì)的一個(gè)重要途徑。元件例化可以是多層次的，一個(gè)調(diào)用了較低層次元件的頂層設(shè)計(jì)實(shí)體本身也可以被更高層次的設(shè)計(jì)實(shí)體所調(diào)用，成為該設(shè)計(jì)實(shí)體中的一個(gè)元件。任何一個(gè)被例化語句聲明并調(diào)用的設(shè)計(jì)實(shí)體都可以以不同的形式出現(xiàn)，它可以是一個(gè)設(shè)計(jì)好的VHDL設(shè)計(jì)文件，可以是來自FPGA元件庫(kù)中的元件或是FPGA元件庫(kù)中的元件或是FPGA器件中的嵌入式元件功能塊，或是以別的硬件描述語句，還可以是IP核。其模塊如圖10所示。圖10DDS模塊其中，fword是頻率字輸入，用以實(shí)現(xiàn)調(diào)頻，pword是相位字輸入，用以實(shí)現(xiàn)調(diào)相，clk為系統(tǒng)時(shí)鐘輸入，f1out［7..0］是8位正弦波幅值輸出，f2out［7..0］是8位方波幅值輸出，f3out［7..0］是8位三角波幅值輸出。其仿真波形如圖11所示。圖11DDS模塊仿真結(jié)果1.8多路選擇開關(guān)設(shè)計(jì)多路選擇開關(guān)用以實(shí)現(xiàn)多選一信號(hào)的輸出，以限制輸出的波形，其模塊如圖12所示。圖12多路選擇開關(guān)模塊其仿真結(jié)果如圖13所示。圖13多路選擇開關(guān)仿真波形其中，s［1..0］是選擇信號(hào)，f0、f1、f2是正弦波、方波、三角波查找表幅值輸入，連接DDS_VHDL模塊中的f1out、f2out、f3out，fout是選擇后的輸出。由圖13可知，當(dāng)選擇信號(hào)位s1＝0、s0＝0時(shí)選擇頻率f0輸出；當(dāng)s1＝0、s2＝1時(shí)將頻率f1輸出，其它狀況，即s1＝1、s0＝0；s1＝1、s0＝1輸出均為f2，達(dá)到多路選擇開關(guān)的功能。2信號(hào)源軟件調(diào)試和測(cè)試2.1軟件調(diào)試雖然對(duì)MUX＋PLUSII［3］有了比較深化的了解，但在程序編寫中卻還是遇到了許多錯(cuò)誤，在編譯時(shí)MUX＋PLUSII會(huì)對(duì)出錯(cuò)信息給出提示并且可以自動(dòng)鎖定到錯(cuò)誤所在的旁邊。VHDL文本編輯中還可能出現(xiàn)許多其它錯(cuò)誤，如：(1)將設(shè)計(jì)文件存入了根書目，并將其設(shè)定成工程，由于沒有了工作庫(kù)，報(bào)告信息是：Error:Can’topenVHDL“WORK”(2)將設(shè)計(jì)文件的后綴寫成.tdf而非.vhd，在設(shè)定工程后編譯時(shí)，報(bào)錯(cuò)信息如下：Error:Line1,Filee:\\qipeihong\\mux3.tdf:TDFsytaxerror:…(3)未將設(shè)計(jì)文件名存為其實(shí)體名，如錯(cuò)寫為mux.vhd，編譯時(shí)，報(bào)錯(cuò)信息如下：Error:line1,…VHDLDesignFile“mux.vhd”mustcontain…仿真波形會(huì)出現(xiàn)毛刺，稱為“冒險(xiǎn)”現(xiàn)象。冒險(xiǎn)往往會(huì)影響到邏輯電路的穩(wěn)定性。時(shí)鐘端口、清零和置位端口對(duì)毛刺信號(hào)特別敏感，任何一點(diǎn)毛刺都可能會(huì)使系統(tǒng)出錯(cuò)，可以通過變更設(shè)計(jì)來破壞毛刺的條件，從而削減毛刺的產(chǎn)生。毛刺并不是對(duì)全部的輸入都有危害，只要毛刺不出現(xiàn)在時(shí)鐘的上升沿并且滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對(duì)系統(tǒng)造成影響。2.2軟件測(cè)試系統(tǒng)硬軟件設(shè)計(jì)、調(diào)試工作結(jié)束后，就可以進(jìn)行測(cè)試工作。程序編譯仿真無誤，鎖定管腳后可下載到FPGA芯片EPF10K10LC84-4［4］里，將試驗(yàn)箱上輸出和搭接的硬件電路連接起來，用示波器視察仿真波形，并調(diào)試頻率限制和幅度限制。頻率初始值為1KHz，測(cè)得各波形如圖14所示。圖14頻率為1KHz時(shí)的各波形3結(jié)語儀表能供應(yīng)精確的數(shù)值是汽車儀表設(shè)計(jì)中的一個(gè)關(guān)鍵問題，必需對(duì)所生產(chǎn)出來的儀表進(jìn)行校驗(yàn)。假如能供應(yīng)高精度的校驗(yàn)信號(hào)源，則將使校驗(yàn)變得簡(jiǎn)潔化。本文對(duì)汽車組合儀表通用校驗(yàn)儀的可編程信號(hào)源軟件部分進(jìn)行了設(shè)計(jì)，并通過調(diào)試、測(cè)試，最終得到了高穩(wěn)定度和高精度的校驗(yàn)信號(hào)。