以ChipScope Pro CORE Inserter模塊方式插入設(shè)計中-基礎(chǔ)電子

精品文檔-下載后可編輯以ChipScopeProCOREInserter模塊方式插入設(shè)計中-基礎(chǔ)電子采用這種插入方式，沒有對Core進行例化的過程，不需要對設(shè)計做Synthesize（綜合）處理。（1）運行ISE10.xNavigator，打開設(shè)計文件。

（2）為建立．CDC（ChipScopeDefinition＆Connection）文件，選擇【Project】→【NewSource】命令，彈出源程序設(shè)置界面。選擇【ChipScopeDefinitionandConnectionFile】文件類型，并輸入文件名test＿chip，如圖1所示。

圖1輸入文件名

（3）單擊【Next】按鈕，選擇需要調(diào)試和插入的設(shè)計文件。（4）單擊【Next】后單擊【Finish】按鈕，按鈕，選擇需要插入和測試的模塊（針對多模塊或分層設(shè)計而言）。然將test＿chip.cdc文件,插入到工程文件中，如圖2所示。

圖2插入文件到工程文件中（5）在【SourcesInProject】窗口中，雙擊test＿chi.cdc文件，設(shè)置ChipScopePro的參數(shù)。在設(shè)置過程中，將自動完成輸入／輸出文件.ngc的指定和器件類型的設(shè)置，如圖3所示。由于ChipScopePro在ISE10.x工程管理器中啟動，因此這些文件和器件類型都不能修改。■【UseSRL16s】復(fù)選框：用來控制Core生成時是否便用SRLl6和SRL16E邏輯元素。如果不選擇該復(fù)選框，將會用觸發(fā)器和多路選擇器來代替，從而帶來更多的邏輯資源消耗并降低性能：選擇該復(fù)選框?qū)懈玫膬?yōu)化效果。

圖3啟動ChipScopeProCoreInserter模塊■【UseRPMs】復(fù)選框：用來控制是否用相關(guān)布局宏（RelationallyPlacedMacros）來生成一個獨立的Core，該復(fù)選框能阻止布局布線器對區(qū)域內(nèi)用于放置ChipScopePro內(nèi)核的所有邏輯進行布局優(yōu)化。

菜單欄中的菜單項及其功能如下。■File：包含常見文件操作等命令，其中【RefreshNetlist】命令用于更新網(wǎng)表。當(dāng)輸入的網(wǎng)表發(fā)生變化時，ChipScopePro會提示自動更新網(wǎng)表，設(shè)計者也可以使用該命令來手工更新網(wǎng)表?！鯡dit：其中包含創(chuàng)建新的集成邏輯分析單元的【NewILAUnit】，或創(chuàng)建新的ILA／ATC單元的【NewILA／ATCUnit】，刪除單元的【RemoveUnit】，以及選擇參數(shù)的【Preferences】等命令?！鯥nsert：包含【InsertCore】命令。當(dāng)設(shè)置ILACore的各項參數(shù)后，可以利用這個命令把集成邏輯分析儀的網(wǎng)表插入到原設(shè)計的網(wǎng)表中。（6）單擊【Next】按鈕，彈出【ChipScopeProCoreInserter】窗口，如圖4所示。該窗口用于指定是否禁止在JTAG時鐘上插入BUFG。默認值為在JTAG時鐘上插入一個全局時鐘緩沖器。如果選中【DisableJTAGClockBUFGInsertion】復(fù)選框，在布局布線時將使用普通布線資源，而不是全局時鐘布線資源。

圖4【ChipScopeProCoreInserter】窗口

注意：除非在全局時鐘資源非常緊張的情況下才選擇禁止插入BUFG，因為＊用普通布線資源，會左JTAG時鐘線上產(chǎn)生較大的布線延時偏移（skew），破壞待分析信號乏間的時序關(guān)系，此當(dāng)使用普通布線資源時，建議附加相應(yīng)的約束，盡可能減小JTAG時鐘線上的延遲對測試精的影響、（7）單擊【Next】按鈕將彈出【SelectInegratedLogicAnalyzerOptions】設(shè)置界面?！綯riggerParameters】選項組用于設(shè)置觸發(fā)輸人和匹配單元參數(shù)，以及觸發(fā)條件數(shù)，如圖5所示。

圖5【TriggerParameters】選項組■在【NumberofInputTriggerPods】下拉列表框中可以選擇相應(yīng)的ILACore輸人觸發(fā)端口的數(shù)目，每個ILACore多可以提供16個輸入觸發(fā)端凵．符個觸發(fā)端口的參數(shù)將在下方分別列出，包括觸發(fā)寬度、觸發(fā)條件判斷單元的類型和數(shù)目。觸發(fā)端口由一條或多條信號線組成，信號線的數(shù)稱為“觸發(fā)寬度”，觸發(fā)寬度多可達256。觸發(fā)匹配單元是－個比較器，它和觸發(fā)端口相連，用于檢測觸發(fā)端冂足否滿足特定的條件。一個觸發(fā)端凵可以有1～16個觸發(fā)匹配單元，這些觸發(fā)條件判斷單元可以組合起來構(gòu)成邏輯分析儀的觸發(fā)條件，用于捕獲數(shù)據(jù)。觸發(fā)匹配單九設(shè)甘得越多，占用的邏輯資源越多。因此在滿足設(shè)定觸發(fā)條件要求的情況下，應(yīng)盡量減少觸發(fā)隊配單元的數(shù)目?！鲈谟|發(fā)條件選項組【TdggerConditionSenings】中設(shè)置是否便能觸發(fā)隊列器和隊列器深度，一旦設(shè)置，可以將標(biāo)準(zhǔn)布爾方程式觸發(fā)條件用可選擇的觸發(fā)隊列器擴展。該隊列器可以用循環(huán)狀態(tài)機來實現(xiàn)，當(dāng)滿足了第l級的所有匹配條件后，傳遞到下，依次類推。（8）單擊【Next】按鈕，打開【CapturePmeters】選項組．它用于設(shè)置存儲深度、數(shù)拓位寬及采樣時刻等參數(shù)，如圖6所示。存儲深度（采樣緩沖器）與所選擇的器件類型有關(guān)。數(shù)據(jù)的存儲深度和位寬由FPGA內(nèi)部的剩余BlockRAM數(shù)量決定。當(dāng)改變存儲深度時，左邊的【CoreUtilization】資源利用率欄將會發(fā)生變化。

圖6【CaptureParameters】選項組

【DataSameAsTrigger】復(fù)選框用來選擇數(shù)據(jù)和觸發(fā)信號相同時的處理方式。如果選擇該復(fù)選框，那么數(shù)據(jù)與觸發(fā)信號相同時，在【TriggerPortsUsedAsData】列表框中可以選取這些觸發(fā)端口作為數(shù)據(jù)。數(shù)據(jù)與觸發(fā)信號相同是很常用的模式，因為用戶可以捕獲和采集來自ILA的任何數(shù)據(jù)。在這種模式下，ILACore省略了數(shù)據(jù)輸入端口，因此可以減少對CLB不口布線資源的占用，但是｀總的數(shù)據(jù)寬度不能大于256位。如果不選擇該復(fù)選框，那么數(shù)據(jù)和觸發(fā)信號完全獨立。當(dāng)采樣的數(shù)據(jù)位寬小于觸發(fā)寬度時，這種模式能減少采集的數(shù)據(jù)，節(jié)省BlockRAM資源。

（9）單擊【Next】按鈕，打開【NetConnections】選項組。該選項組用于將集成邏輯分析儀iLACore的輸入信號與設(shè)計中的網(wǎng)線連接起來，如圖7所示。

圖7【NotConnections】選項組

（10）單擊【ModifyConnections】按鈕，彈出【selectNet】對話框，如圖8所示。利用該對話框可以很容易地將ILACore工作時鐘、觸發(fā)信號、數(shù)據(jù)信號與設(shè)計中的網(wǎng)線連接起來?！綨etSelections】中選擇ILA的輸入信號，可以分別選擇時鐘（Clock）表和觸囪數(shù)據(jù)（Trigger／Data）表。在左下方選中需要連接的網(wǎng)線，并選擇應(yīng)加入到哪個測試通道（TP0或TP1）。單擊【MakeConnections】按鈕，即可完成一條信號線的連接。單擊【0K】按鈕，完成連接設(shè)置。

圖8【SelectNet】對話框在完成信號連接后的ILA網(wǎng)線連接器窗口，如圖9所示。端口有3種類型，分別為時鐘端口（CLOCKPORT）、觸發(fā)端口（TRIGGERPORTS）和數(shù)據(jù)端口（DATAPORTS）。由于選擇了【DataSameAsTrigger】復(fù)選框，因此觸發(fā)端口和數(shù)據(jù)端口合并。使用時應(yīng)保證所有端口信號都連接，否則插入ILACore時將提示錯誤信息。當(dāng)端口中的信號全部連接時端口名稱為黑色，否則顯示紅色。

圖9完成所有的ILACore與網(wǎng)線連接（11）單擊【ReturntoProjectNavigator】按鈕，更新工程管理器中的ILA