第5章 存儲系統(tǒng)

第五章存儲系統(tǒng)5.1存儲器的分類與性能評價5.2存儲系統(tǒng)的層次結(jié)構(gòu)

5.3半導(dǎo)體存儲器5.6虛擬存儲器5.4主存儲器5.5高速緩沖存儲器一、存儲器分類1.按存儲介質(zhì)分類(1)半導(dǎo)體存儲器(2)磁表面存儲器(3)磁芯存儲器(4)光盤存儲器易失TTL、MOS磁頭、載磁體硬磁材料、環(huán)狀元件激光、磁光材料非易失5.1存儲器的分類與性能評價(1)存取時間與物理地址無關(guān)（隨機訪問）順序存取存儲器磁帶2.按存取方式分類(2)存取時間與物理地址有關(guān)（串行訪問）隨機存儲器只讀存儲器直接存取存儲器磁盤在程序的執(zhí)行過程中

可讀

可寫在程序的執(zhí)行過程中

只讀磁盤、磁帶、光盤高速緩沖存儲器（Cache）FlashMemory存儲器主存儲器輔助存儲器MROMPROMEPROMEEPROMRAMROM靜態(tài)RAM動態(tài)RAM3.按在計算機中的作用分類（1）存儲容量：存放二進制信息的數(shù)量存儲容量=存儲單元個數(shù)*存儲字長（按字）=字節(jié)數(shù)（按字節(jié)編址）目前計算機的存儲容量大多以字節(jié)數(shù)來表示地址線數(shù)目為n，存儲容量＝2nB(2)存取速度：一般采用兩種參數(shù)描述a.存取時間(TA)指從CPU給出有效地址啟動一次存?。ㄗx/寫）操作到該操作完成所需的時間。讀、寫分別為TAR、TAW。b.存取周期(Tmc)指連續(xù)兩次存儲器操作之間的最小時間。間隔略大于TA二、存儲器的性能評價（3）帶寬：每秒從存儲器進出的最大信息量存取周期反映存儲器的帶寬

例：TMC＝100ns8位數(shù)據(jù)帶寬為1/100ns×8b=80Mb/s提高存儲器的帶寬的途徑a．縮短存取周期，指制造工藝方面,TTL為10ns;MOS為100nsb．增加儲字長c．增加存儲體（4）成本：也稱價格，一般有兩個指標(biāo)：存儲系統(tǒng)總的擁有成本和每存儲位的成本。前者指構(gòu)成整個計算機存儲系統(tǒng)的所有存儲器件及相關(guān)設(shè)備的購買總成本；后者等于存儲芯片的容量（位）除以存儲芯片的價格。5.2存儲系統(tǒng)的層次結(jié)構(gòu)

一、存儲器訪問的局部性原理經(jīng)過對處理器訪問主存儲器情況的統(tǒng)計發(fā)現(xiàn)，無論是取指令還是存取數(shù)據(jù)，處理器訪問的存儲單元趨向于聚集在一個相對較小的連續(xù)存儲單元區(qū)域內(nèi)。這種現(xiàn)象稱為存儲器訪問的局部性原理。

訪問局部性表現(xiàn)為時間局部性和空間局部性。

時間局部性是指將要訪問的信息就是現(xiàn)在正在訪問的信息。

空間局部性是指將要用到的信息就在正使用的信息旁邊。二、層次結(jié)構(gòu)的存儲系統(tǒng)

用戶對存儲系統(tǒng)的要求一般是相同的：容量大、速度快、價格低。在現(xiàn)有存儲器工藝技術(shù)水平下，上述要求無法滿足。容量大的存儲器在速度上通常要比容量小的存儲器慢。速度快的存儲器在價格上通常要比速度慢的存儲器貴。

為了解決這種問題，選用生產(chǎn)與運行成本不同的、存儲容量不同的、讀寫速度不同的多種存儲介質(zhì)，按一定的層次結(jié)構(gòu)組織成一個統(tǒng)一的存儲器系統(tǒng)，使每種介質(zhì)都處于不同的地位，發(fā)揮不同的作用，充分發(fā)揮各自在速度、容量、成本方面的優(yōu)勢，從而綜合達到最優(yōu)性能價格比，即把這樣一個存儲器組織作為一個整體看，具有容量大、速度快、位價低的綜合指標(biāo)。這樣一個存儲整體稱為“存儲系統(tǒng)”。

高低小大快慢輔存寄存器緩存主存磁盤光盤磁帶光盤磁帶速度容量價格位／存儲器三個主要特性的關(guān)系CPUCPU主機1)通用寄存器組：處于CPU內(nèi)部，為執(zhí)行指令方便而設(shè)，通常由幾個、十幾個、幾十個寄存器組成，各種機器不等。其速度最快、容量最小、位價最高，但由于容量太小，并不被看成是獨立的存儲級。2）主存：是存儲系統(tǒng)的核心，是計算機自動、高速運行程序必不可少的功能部件，是計算機傳統(tǒng)的五大部件之一。因此，計算機對主存的要求是比較高的，但在目前的存儲技術(shù)水平下，主存只能做到容量比較大、速度比較快、位價適中，仍然遠遠滿足不了CPU運行程序的要求。3）高速緩存（Cache）：為平滑主存與CPU之間的速度之差，加速CPU訪存的速度，在性能較好的計算機中，主存與CPU之間增加一個緩沖存儲器，其容量比通用寄存器組大得多，比主存小得多，速度接近CPU，位價介于寄存器與主存之間Cache與主存一起構(gòu)成內(nèi)存。寄存器、Cache、主存由不同指標(biāo)的半導(dǎo)體存儲器實現(xiàn)。4）輔助存儲器（外部存儲器）；為了存放大量備用的程序和數(shù)據(jù)，在主機之外設(shè)置了一級輔助存儲器，其容量比主存大得多，速度比主存慢得多，但位價也便宜得多。輔存通常由磁表面存儲器實現(xiàn)，目前大多數(shù)計算機使用磁盤，但由于磁盤的容量實際上也有限，因此有些系統(tǒng)使用磁帶等速度更低、容量更大（磁帶等設(shè)備帶盤可換，容量可無限延伸）的磁表面存儲器作為硬盤的后備。由于輔存與主機的連接方式和I/O設(shè)備相同，因此主機通常以I/O管理方式管理外存。緩存CPU主存輔存三、緩存主存層次和主存輔存層次緩存主存輔存主存虛擬存儲器10ns20ns200nsms虛地址邏輯地址實地址物理地址主存儲器（速度）（容量）1）Cache—主存層次：根據(jù)程序運行的局部性原理，可以在計算機運行程序時，通過合理的調(diào)度將當(dāng)前使用最多的一小段程序和數(shù)據(jù)放在Cache中，使CPU大部分時間訪問高速緩存Cache，只有個別的指令或數(shù)據(jù)從緩存中讀不到，需要到主存去取。這樣，從整體運行的效果分析，CPU訪存速度接近于Cache的速度，而尋址空間和位價卻接近于主存。2）主存—輔存層次：為了更好地對主存、輔存統(tǒng)一調(diào)度，目前廣泛采用虛擬存儲技術(shù)，即將主存與輔存的一部份通過軟硬結(jié)合的技術(shù)組成虛擬存儲器，程序員可使用這個比主存實際空間大得多的虛擬地址空間編程，當(dāng)程序運行時，再由軟、硬件自動完成虛擬地址空間與主存實際物理空間的轉(zhuǎn)換。這個轉(zhuǎn)換操作對于程序員來說是透明的.因此，從程序員的角度看，他所使用的存儲器其容量和位價接近于輔存，而速度接近于主存。各級存儲器存放的信息必須能夠滿足兩個基本原則：1.一致性原則：同一個信息在各級存儲器中必須保持相同的值。2.包含性原則：處在內(nèi)層（更靠近CPU）存儲器中的信息一定包含在各外層的存儲器中。通過采用層次結(jié)構(gòu)結(jié)合軟硬件技術(shù)，從整個存儲系統(tǒng)來看，就達到了速度快、容量大、位價低的優(yōu)化效果。5.3半導(dǎo)體存儲器根據(jù)存儲的信息是否可以讀/寫，半導(dǎo)體存儲器分為隨機訪問半導(dǎo)體存儲器（RAM）和只讀半導(dǎo)體存儲器（ROM）。1、半導(dǎo)體存儲芯片的基本結(jié)構(gòu)譯碼驅(qū)動存儲矩陣讀寫電路片選線讀/寫控制線地址線…數(shù)據(jù)線…芯片容量1K×4位16K×1位地址線（單向）數(shù)據(jù)線（雙向）1041410,015,015,70,7

讀/寫控制電路

地址譯碼器

字線015…………16×8矩陣…………07D07D位線讀/寫選通A3A2A1A0……2.半導(dǎo)體存儲芯片的譯碼驅(qū)動方式(1)線選法（單譯碼方式）00000,00,7…0……07……D07D

讀/寫選通線選法的特點a.譯碼結(jié)構(gòu)簡單，速度快，，但器材用量大（n根地址線需2n套驅(qū)動器），當(dāng)容量較大時，導(dǎo)致成本太高，僅適合于高速小容量存儲器。b.并行輸入/輸出（數(shù)據(jù)I/O）按多位（字節(jié)）組織A3A2A1A0A40,310,031,031,31

Y地址譯碼器

X地址譯碼器

32×32矩陣……A9I/OA8A7A56AY0Y31X0X31D讀/寫……(2)重合法（雙譯碼方式）00000000000,031,00,31……I/OD0,0讀重合法的特點

a.與線選法相比大大減少了譯碼輸出線根數(shù)，則器材用量也大大減少，有效地降低了存儲器的成本，適用于大容量存儲芯片b.數(shù)據(jù)位I/O――按位組織5.3.1隨機訪問半導(dǎo)體存儲器RAM

1.SRAM一.SRAM的分類SRAM采用的開關(guān)元件，有兩種：雙極型MOS型驅(qū)動能力強，開關(guān)速度快，存取周期短，速度快，成本高，功耗大MOS管的邏輯符號如下圖所示。當(dāng)控制端W為高電位時，MOS管導(dǎo)通，即R點與VCC同電位。二.靜態(tài)RAM(SRAM)(1)靜態(tài)RAM基本電路A′觸發(fā)器非端1T4T~觸發(fā)器5TT6、行開關(guān)7TT8、列開關(guān)7TT8、一列共用A

觸發(fā)器原端T1~T4T5T6T7T8A′A寫放大器寫放大器DIN寫選擇讀選擇DOUT讀放位線A位線A′列地址選擇行地址選擇T1~T4T1T2T3T4T5T6X(行地址)選位線A位線-AVccMOS六管靜態(tài)存儲單元AA′T1

~T4T5T6T7T8A寫放大器寫放大器DIN寫選擇讀選擇讀放位線A位線A′列地址選擇行地址選擇DOUT

①靜態(tài)RAM基本電路的

讀

操作行選

T5、T6開T7、T8開列選讀放DOUTVAT6T8DOUTT1~T4T5T6T7T8A′ADIN位線A位線A′列地址選擇行地址選擇寫放寫放讀放DOUT寫選擇讀選擇

②靜態(tài)RAM基本電路的寫

操作行選T5、T6開兩個寫放DIN列選T7、T8開（左）

反相T5A′（右）

T8T6ADINDINT7(2)靜態(tài)RAM芯片舉例①Intel2114外特性存儲容量1K×4位......I/O1I/O2I/O3I/O4A0A8A9WECSCCVGNDIntel2114ACSDOUT地址有效地址失效片選失效數(shù)據(jù)有效數(shù)據(jù)穩(wěn)定高阻(3)靜態(tài)RAM讀時序tAtCOtOHAtOTDtRC片選有效讀周期

tRC

地址有效下一次地址有效讀時間

tA

地址有效數(shù)據(jù)穩(wěn)定tCO

片選有效數(shù)據(jù)穩(wěn)定tOTD

片選失效輸出高阻tOHA

地址失效后的數(shù)據(jù)維持時間ACSWEDOUTDIN(4)靜態(tài)RAM(2114)寫時序tWCtWtAWtDWtDHtWR寫周期

tWC

地址有效下一次地址有效寫時間

tW

寫命令WE

的有效時間tAW地址有效片選有效的滯后時間tWR片選失效下一次地址有效tDW數(shù)據(jù)穩(wěn)定

WE失效tDH

WE失效后的數(shù)據(jù)維持時間DD預(yù)充電信號讀選擇線寫數(shù)據(jù)線寫選擇線讀數(shù)據(jù)線VCgT4T3T2T11(1)動態(tài)RAM基本單元電路三.動態(tài)RAM(DRAM)讀出與原存信息相反讀出時數(shù)據(jù)線有電流為“1”數(shù)據(jù)線CsT字線DDV010110寫入與輸入信息相同寫入時CS充電為“1”

放電為“0”T3T2T1T無電流有電流單元電路讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D行地址譯碼器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0…(2)動態(tài)RAM芯片舉例①三管動態(tài)RAM芯片(Intel1103)讀00000000000D…00單元電路讀寫控制電路…A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0…②三管動態(tài)RAM芯片(Intel1103)寫11111②三管動態(tài)RAM芯片(Intel1103)寫A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0…A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0…11111…②三管動態(tài)RAM芯片(Intel1103)寫A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……0100011111②三管動態(tài)RAM芯片(Intel1103)寫A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……1111110100011②三管動態(tài)RAM芯片(Intel1103)寫…A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……D11111010001②三管動態(tài)RAM芯片(Intel1103)寫…A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……D11111010001②三管動態(tài)RAM芯片(Intel1103)寫讀寫控制電路…A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……D11111010001②三管動態(tài)RAM芯片(Intel1103)寫讀寫控制電路…A9A8A7A6A5讀寫控制電路列地址譯碼器………讀選擇線寫選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫數(shù)據(jù)線讀數(shù)據(jù)線……………0……D11111010001②三管動態(tài)RAM芯片(Intel1103)寫讀寫控制電路…（2）單管DRAM芯片2116(16K×

1位)4.2DOUTDINDOUT時序與控制行時鐘列時鐘寫時鐘WERASCAS緩存器行地址緩存器列地址

A'6A'0存儲單元陣列基準(zhǔn)單元行譯碼列譯碼器再生放大器列譯碼器讀出放大基準(zhǔn)單元存儲單元陣列行譯碼

I/O緩存器數(shù)據(jù)輸出驅(qū)動數(shù)據(jù)輸入寄存器

DIN~A'6A'0~4116芯片結(jié)構(gòu)

讀放大器

讀放大器

讀放大器………………………06364127128根行線Cs01271128列選擇讀/寫線數(shù)據(jù)輸入I/O緩沖輸出驅(qū)動DOUTDINCs④2116(16K×1位)芯片讀

原理

讀放大器

讀放大器

讀放大器……63000I/O緩沖輸出驅(qū)動OUTD

讀放大器

讀放大器

讀放大器………………………06364127128根行線Cs01271128列選擇讀/寫線數(shù)據(jù)輸入I/O緩沖輸出驅(qū)動DOUTDINCs…⑤2116(16K×1位)芯片寫

原理數(shù)據(jù)輸入I/O緩沖I/O緩沖DIN讀出放大器

讀放大器630(3)動態(tài)RAM時序

行、列地址分開傳送寫時序行地址RAS有效寫允許WE有效(高)數(shù)據(jù)

DOUT

有效數(shù)據(jù)

DIN

有效讀時序行地址RAS有效寫允許WE有效(低)列地址CAS有效列地址CAS有效注意：由于DRAM芯片容量較大，導(dǎo)致地址引腳數(shù)大幅度增加，造成制作困難。為此將地址分為行、列地址兩部分，分時使用同一組地址引腳輸入（輸入時間分別由、信號控制），因此DRAM芯片地址引腳數(shù)將減少一半。這同樣意味著：DRAM芯片每增加一根地址引腳，相當(dāng)于行、列地址各增加一位（共增加了兩位地址），將允許片容量擴大4倍。RASCAS(4)動態(tài)RAM刷新為什么要使用刷新：①破壞性讀出②電容漏電再生:讀操作后，被讀單元的內(nèi)容被清為零，必須把剛讀出的內(nèi)容立即寫回去，通常稱其為再生。它影響存儲器的工作頻率，在再生結(jié)束前不能開始下一次讀。讀放大器同時又是再生放大器，利用雙穩(wěn)態(tài)結(jié)構(gòu)，在讀出過程中建立起穩(wěn)態(tài)，然后該穩(wěn)態(tài)再自動寫回存儲單元。刷新與常規(guī)讀/寫操作不同，為了節(jié)省時間，通常不是按字逐個單元處理，而是每次刷新內(nèi)部存儲矩陣的一行，即為連接在同一行上所有存儲元的電容補充一次能量。因此，刷新周期只送行地址，不送列地址，I/O電路不打開，數(shù)據(jù)線無輸出，相當(dāng)于一次“內(nèi)部讀”操作。①集中刷新“死時間率”為32/4000×100%=0.8%“死區(qū)”為0.5μs×32=16μs周期序號地址序號tc0123967396801tctctctc3999VW0131讀/寫或維持刷新讀/寫或維持3968個周期（1984）32個周期（16）刷新時間間隔（2ms）刷新序號???????μsμstcXtcY??????以32

×32矩陣為例；存取周期為0.5μstC=tM

+tR讀寫刷新無“死區(qū)”②

分散刷新（存取周期為1

s

）(存取周期為0.5s+0.5s

)以128

×128矩陣為例W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新間隔128個存取周期…③分散刷新與集中刷新相結(jié)合（異步刷新）例：對于128×128的存儲芯片（存取周期為0.5μs）將刷新安排在指令譯碼階段，不會出現(xiàn)“死區(qū)”“死區(qū)”為0.5μs若每隔15.6μs刷新一行（2ms內(nèi)刷新128行）而且每行每隔2ms刷新一次若每隔2ms集中刷新一次“死區(qū)”為64μs

在最大刷新時間間隔內(nèi)，對芯片內(nèi)的全部存儲元逐行輪流刷新一遍。刷新周期平均分散在最大刷新間隔中。三種刷新定時方式的特點：

集中刷新：正常工作期間DRAM可達全效率，但刷新期間CPU不能訪存（例中為16μs），形成訪存“死區(qū)”。

分散刷新：消除了訪存死區(qū)，但使CPU訪存周期延長一倍（例中=1μs）。另外，存在多余的刷新操作。

集中與分散相結(jié)合：結(jié)合集中、分散刷新的優(yōu)點，既克服了死時間，又沒有多余的刷新操作，DRAM工作效率達到最高，是一種理想的刷新方式，得到廣泛應(yīng)用。但這種方式控制較復(fù)雜，需要較多的存儲器外圍電路支持（刷新地址計數(shù)器、刷新定時器、訪存仲裁邏輯等）。3.動態(tài)RAM和靜態(tài)RAM的比較DRAMSRAM存儲原理集成度芯片引腳功耗價格速度刷新電容觸發(fā)器高低少多小大低高慢快有無主存緩存5.3.2只讀存儲器（ROM）

1.掩膜ROM(MROM)行列選擇線交叉處有MOS管為“1”行列選擇線交叉處無MOS管為“0”X(行)選位線i位線j存1存0VCC優(yōu)點是可靠性高、位密度高、訪問周期短；缺點是設(shè)計制造成本高；只適合成熟產(chǎn)品。VCC行線列線熔絲熔絲斷為“0”為“1”熔絲未斷2.PROM(一次性編程)特點：出廠時為通用形式，用戶可通過加高壓、大電流的方法一次結(jié)構(gòu)破壞性寫入信息，寫入的內(nèi)容為永久的。3.EPROM(多次性編程)(1)浮動?xùn)叛┍雷⑷胄蚆OS電路(FAMOS)G柵極S源D漏紫外線全部擦洗SGDN+N+P基片GDS浮動?xùn)?/p>

SiO2+++++___

D端加25V正電壓形成浮動?xùn)臩與D不導(dǎo)通為“0”D端不加25V正電壓不形成浮動?xùn)臩與D導(dǎo)通為“1”…控制邏輯Y譯碼X譯碼數(shù)據(jù)緩沖區(qū)Y控制128×128存儲矩陣…………PD/ProgrCSA10A7…A6A0..…DO0…DO7112………………A7A1A0VSSDO2DO0DO1……27162413………………VCCA8A9VPPCSA10PD/ProgrDO3DO7…(2)2716EPROM的邏輯圖和引腳PD/ProgrPD/Progr功率下降/編程輸入端讀出時

為低電平4、EEPROM（電可擦除可編程只讀存儲器）特點：擦除和編程均可聯(lián)機進行，更加方便。電可擦寫局部擦寫全部擦寫5、FlashMemory(快擦型存儲器，又稱閃存、電子盤)特點：擦除和寫入速度更快（1M位的芯片擦、寫時間小于5s）。與EEPROM不同的是只能整體擦或分區(qū)擦。

由于閃速存儲器具有非電易失性，且讀取速度與DRAM接近，寫入速度與硬盤接近，因此目前逐漸用來替代軟、硬盤，稱為半導(dǎo)體盤，具有無機械運動，抗震性好，可靠性高等優(yōu)點，發(fā)展前景看好系統(tǒng)程序區(qū)存放的是不需要改動也不允許改動的系統(tǒng)程序，所以這部分存儲空間應(yīng)用ROM來實現(xiàn)；系統(tǒng)程序工作區(qū)是系統(tǒng)程序在工作時寫入并讀出臨時數(shù)據(jù)的，所以這部分存儲空間應(yīng)用RAM來實現(xiàn)。用戶程序區(qū)存放的是用戶的程序與數(shù)據(jù)，這些信息是可讀、可改寫的，所以這部分存儲空間也應(yīng)用RAM來實現(xiàn)。主存儲器由RAM和ROM芯片組成。5.4主存儲器

一、存儲器的擴展

1.存儲器容量的擴展

將mK×n位的芯片擴展成MK×N位的存儲系統(tǒng)（m存儲字n存儲字長）

(1)位擴展（增加存儲字長）即m=M,則所需芯片數(shù)為N/nDD????D0479AA0???21142114CSWE

用2片1K×4位存儲芯片組成1K×8位的存儲器(2)字?jǐn)U展（增加存儲字的數(shù)量）用2片1K

×

8位存儲芯片組成2K

×

8位的存儲器1K

×

8位1K

×

8位D7D0?????????????????WEA1A0???A9CS0A10

1CS1n=N,則需芯片數(shù)為M/m

(3)字、位擴展用8片1K

×

4位存儲芯片組成4K

×

8位的存儲器WEA8A9A0...D7D0……A11A10CS0CS1CS2CS3片選譯碼................1K×41K×41K×41K×41K×41K×41K×41K×42.存儲器與CPU的連接地址線的連接：地址總線的低位可直接與各存儲芯片的地址引腳相連，高位和片選譯碼器輸入端相連；數(shù)據(jù)線的連接：存儲器的數(shù)據(jù)引出線與數(shù)據(jù)總線按位連通即可；讀/寫線的連接：存儲器的WE線與控制總線中的讀/寫命令線連通即可。對ROM沒有WE。片選線的連接：CPU控制總線中的MREQ（訪存請求）信號與片選譯碼器使能輸入端相連，片外地址作為譯碼器輸入端，譯碼器輸出端形成片選信號。合理選用芯片：通常ROM存放系統(tǒng)程序，RAM存放用戶程序使能端變量輸入端輸出端74LS138G1G2AG2BCBAY0Y1Y2Y3Y4Y5Y6Y7（連接到片外地址線）一般連接到芯片的片選控制端片選信號CS(CE)的形成：74LS138譯碼器簡介

譯碼器的輸出ABCG1G2AG2B100001Y1=0，其余均為1001001Y4=0，其余均為1000001Y0=0，其余均為1010001Y2=0，其余均為1110001Y3=0，其余均為1101001Y5=0，其余均為1011001Y6=0，其余均為1111001Y7=0，其余均為174LS138的功能表/真值表CPU對主存的讀寫操作1.讀操作：CPU從指定的存儲單元取出信息的過程（1）CPU將地址信號發(fā)送到地址總線（2）CPU發(fā)出讀命令（3）讀出信息經(jīng)數(shù)據(jù)總線送至CPU2.寫操作：CPU將要寫入的信息存入指定的存儲單元（1）CPU將地址信號發(fā)送到地址總線（2）CPU將要寫入的數(shù)據(jù)發(fā)送到數(shù)據(jù)總線（3）CPU發(fā)出寫命令（4）等待信息經(jīng)數(shù)據(jù)總線送至CPU例5.1設(shè)CPU有16根地址線，8根數(shù)據(jù)線，并用作為訪存信號（低電平有效），用作為讀/寫控制信號（高電平為讀，低電平為寫）?，F(xiàn)在有下列存儲芯片：1K×

4位RAM；4K×8位RAM；8K×8位RAM；2K×8位ROM；4K×8位ROM；8K×8位ROM及74LS138譯碼器和各種門電路，畫出CPU與存儲器的連接圖，要求：（1）主存地址空間分配：6000H~67FFH為系統(tǒng)程序區(qū)；6800H~6BFFH為用戶程序區(qū)。（2）合理選用上述存儲芯片，說明各選幾片？（3）詳細畫出存儲芯片的片選邏輯圖。MREQWR例5.1

解:

(1)寫出對應(yīng)的二進制地址碼(2)確定芯片的數(shù)量及類型0110000000000000A15A14A13A11A10…A7…

A4A3…

A0…01100111111111110110100000000000…01101011111111112K×8位1K×8位RAM2片1K×4位ROM1片

2K×8位(3)分配地址線A10~A0接2K

×

8位ROM的地址線A9~A0接1K

×

4位RAM的地址線(4)確定片選信號CBA0110000000000000A15A13A11A10…A7…

A4A3…

A0…01100111111111110110100000000000…01101011111111112K

×

8位1片ROM1K

×

4位2片RAM2K

×8位ROM

1K

×4位

RAM1K

×4位

RAM………&PD/ProgrY5Y4G1CBAG2BG2A……MREQA14A15A13A12A11A10A9A0…D7D4D3D0WR…………例5.1CPU與存儲器的連接圖………例5.2設(shè)CPU共有16根地址線，8根數(shù)據(jù)線，并用-MREQ（低電平有效）作訪存控制信號，R/W作讀寫命令信號（高電平為讀，低電評為寫）?，F(xiàn)有下列存儲芯片：

ROM（2KX8位，4KX4位，8KX8位），RAM（1KX4位，2KX8位，4KX8位），及74138譯碼器和其他門電路（門電路自定）。試從上述規(guī)格中選用合適芯片，畫出CPU和存儲芯片的連接圖。要求：

（1）最小4K地址為系統(tǒng)程序區(qū)，4096~16383地址范圍為用戶程序區(qū)；

（2）指出選用的存儲芯片類型及數(shù)量；

（3）詳細畫出片選邏輯。00010000000000000011111111111111……(1)寫出對應(yīng)的二進制地址碼A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A000000000000000000000111111111111……4K×4位ROM2片4K×8位RAM3片解：(2)確定芯片的數(shù)量及類型解：(3)分配地址線A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A000000000000000000000111111111111……00010000000000000011111111111111…ROM(4K×8)片內(nèi)地址CBA使能端(4)確定片選信號0001111111111111RAM(4K×8)00100000000000000010111111111111RAM(4K×8)0011000000000000RAM(4K×8)…....................A0A11D0D3csR/WROM(4K×4)1#A0A11D0D3csR/WROM(4K×4)2#A0A11D0D7csR/WRAM(4K×8)1#A0A11D0D7csR/WRAM(4K×8)2#A0A11D0D7csR/WRM(4K×8)3#G1CBAG2BG2AY0Y1Y2Y3A15A14A13A12A11D0D3D4D7R/WCPUA0MREQ.+5V①全譯碼方法MA0A1...AKA0A1...AK低位地址CS譯碼電路AK+1AK+1...AN高位地址譯碼輸出選中內(nèi)存單元片選信號形成方法：全譯碼和部分譯碼全部地址總線參加譯碼。低位地址總線作為片內(nèi)地址。高位地址總線全部作為片外地址。特點是地址唯一，一個存儲單元只對應(yīng)一個存儲器地址。有兩種情況需采用全譯碼：1）實際使用的存儲空間與CPU可訪問的最大存儲空間相同。2）實際使用的存儲空間小與CPU可訪問的最大存儲空間，而對實際空間的地址范圍有嚴(yán)格的要求。CSWEOEOI/O1～I/87～D0MEMRDMEMW系統(tǒng)總線A11A0～A12A13A14A15A16A17A18CSWEOEOI/O1～I/8CSWEOEOI/O1～I/8CSWEOEOI/O1～I/8全譯碼舉例Y0Y1Y2Y3Y4Y7G1G2BG2AACB②部分譯碼法選用地址總線高位地址的一部分(而不是全部)進行譯碼，產(chǎn)生片選信號。特點：存在地址重疊問題。例：A19A17A16A15A14A13&≥1CS存儲器使得被選中的存儲器芯片占有2組不同地址范圍由于A18不參與譯碼F0000H~F1FFFHB0000H~B1FFFHA0~A14OECED0~D762256(2#)WEA0~A14OECED0~D762256(1#)WEA0~A14OECED0~D727256(2#)A0~A14OECED0~D727256(1#)ABCE1E2E3Y0Y1Y2Y3Y4Y5Y6Y7A15A16A17A18A19A0~A14D0~D7MEMRMEMW由兩片27256EPROM和兩片62256SRAM構(gòu)成一個8位存儲器系統(tǒng)如下圖所示。

例5.3CPU有20根地址線，8根數(shù)據(jù)線，MEMR和MEMW為訪存控制信號。已知：27256和62256均為32K8位的存儲芯片，問：（1）圖中采用何種譯碼方式形成存儲器的片選信號。（2）圖中各存儲芯片的地址范圍為多少?（3）圖中還有多大的地址空間可以用于存儲器擴展？（1）由于CPU的20根地址線完全用上，故為全譯碼方式（2）（3）220-（32K+32K+32K+32K）=896K故還剩余896K存儲空間可以擴展。272561#A19A18A17A16A15A14…A0272562#622561#622562#88000H~8FFFFH98000H~9FFFFHA8000H~AFFFFHB8000H~BFFFFH二、提高訪存速度的措施采用高速器件調(diào)整主存結(jié)構(gòu)采用層次結(jié)構(gòu)Cache主存調(diào)整主存結(jié)構(gòu)：并行存儲器和信息按邊界對齊存儲技術(shù)并行存儲器：在一個存儲器訪問周期能并行訪問到多個存儲字的存儲器，能有效地提高存儲器的帶寬。并行存儲器主要有：（1）多體交叉存儲器（時間并行）單體多字并行存儲器低位交叉編址多體并行存儲器（2）雙端口存儲器（空間并行）二、提高訪存速度的措施單體多字系統(tǒng)前提條件：1）指令和數(shù)據(jù)在存儲體內(nèi)連續(xù)存放2）硬件配置上支持W位W位W位W位W位地址寄存器主存控制部件............單字長寄存器數(shù)據(jù)寄存器存儲體在一個存取周期內(nèi)，從一個地址取出4條指令，再逐條將指令送給CPU去執(zhí)行，即每隔四分之一存取周期，主存向CPU送一條指令?，F(xiàn)在一次取出的是4W位，即帶寬增大了4倍，故提高速度。把存儲器的存儲字字長增加n倍單體多字系統(tǒng)單體多字并行存儲器訪問沖突概率大。訪問沖突主要來自以下幾個方面：（1）取指令沖突：轉(zhuǎn)移指令（2）讀操作數(shù)沖突：所需要的操作數(shù)不一定在一個存儲字中（3）寫數(shù)據(jù)沖突：湊齊n個數(shù)據(jù)字后才能作為一個存儲字（4）讀寫沖突：讀出的數(shù)據(jù)和寫入的數(shù)據(jù)處于一個存儲字采用多體模塊組成的存儲器。它們能并行工作，又能交叉工作。多體并行系統(tǒng)每個模塊有相同的容量存取速度均有各自都有獨立的地址寄存器地址譯碼器驅(qū)動電路讀寫電路特點：1）帶寬增大nW倍；2）并行工作；3）有利于單字操作并行工作即可同時訪問N個模塊，同時啟動，同時讀出，完全并行地工作。高位交叉M0……M1……M2M3…………體內(nèi)地址體號體號地址000000000001001111010000010001011111100000100001101111110000110001111111順序編址同一存儲體的地址空間連續(xù)；不利于并行處理；容易發(fā)生訪存沖突（兩個連續(xù)訪存地址指向同一存儲體）。特點:M0……M1……M2M3…………體號體內(nèi)地址地址000000000001000010000011000100000101000110000111111100111101111110111111b）低位交叉各個體輪流編址同一存儲體內(nèi)地址不連續(xù)，以N為模。（同高位交叉編址相比較），訪存沖突小。（由于程序是連續(xù)存放的），容易形成并行工作局面。特點:交叉訪問的時間關(guān)系在不改變存取周期的前提下，增加存儲器的帶寬時間單體訪存周期單體訪存周期啟動存儲體0啟動存儲體1啟動存儲體2啟動存儲體3

設(shè)四體低位交叉存儲器，存取周期為T，總線傳輸周期為τ，為實現(xiàn)流水線方式存取，應(yīng)滿足T＝4τ。連續(xù)讀取4個字所需的時間為

T＋(4

－1)τ例：設(shè)有四個模塊組成的四體存儲器結(jié)構(gòu)，每個體的存儲字長為32位，存取周期為200ns。假設(shè)數(shù)據(jù)總線寬度為32位，總線傳輸周期為50ns，試求順序存儲和交叉存儲的存儲器帶寬。解：順序存儲連續(xù)讀出4個字的時間：200×4=800ns交叉存儲連續(xù)讀出4個字的時間：200+50×（4－1）=350ns順序存儲器的帶寬：（32×4）/(800×10-9)=16×107bps交叉存儲器的帶寬：（32×4）/(350×10-9)=37×107bps8086（16位CPU）存儲器系統(tǒng)的示意圖A0=0，訪問偶地址存儲體BHE=0訪問奇地址存儲體A0=0，BHE=0，同時訪問16位存儲體多體并行系統(tǒng)舉例5.4在8086系統(tǒng)中，由兩片2764EPROM和兩片6264SRAM構(gòu)成的一個16位存儲器系統(tǒng)如圖所示，其中2764和6264均為8K×8位的存儲芯片。（1）圖中采用何種譯碼方式形成存儲器芯片的片選信號。（2）圖中各存儲芯片的地址范圍為多少？（3）系統(tǒng)還有多大的地址空間可以用于存儲器擴展?解：（1）全譯碼方式（2）6264（1）的地址范圍是98000H-9BFFEH中的偶地址6264（2）的地址范圍是98001H-9BFFFH中的奇地址2764（1）的地址范圍是9C000H-9FFFEH中的偶地址2764（1）的地址范圍是9C000H-9FFFFH中的奇地址（3）系統(tǒng)用于存儲器擴展的地址空間為1M-4*8K＝992K低位交叉訪問存儲器舉例：二維數(shù)組的無沖突訪問要求：對存放在并行存儲器中的二維數(shù)組按行，按列，按對角線，按反對角線訪問均能實現(xiàn)無沖突訪問0號體1號體2號體3號體0123體內(nèi)地址按列訪問沖突低位交叉訪問存儲器舉例：二維數(shù)組的無沖突訪問要求：對存放在并行存儲器中的二維數(shù)組按行，按列，按對角線，按反對角線訪問均能實現(xiàn)無沖突訪問0號體1號體2號體3號體0123體內(nèi)地址按對角線和反對角線訪問沖突低位交叉訪問存儲器舉例：二維數(shù)組的無沖突訪問要求：對存放在并行存儲器中的二維數(shù)組按行，按列，按對角線，按反對角線訪問均能實現(xiàn)無沖突訪問0號體1號體2號體3號體0123體內(nèi)地址二維數(shù)組錯位存儲，按行、列，對角線和反對角線訪問無沖突4號體二、提高訪存速度的措施3.雙口RAM具有兩套獨立的讀/寫控制邏輯的RAM。它具有兩個獨立的端口，左端口和右端口。它們分別具有各自的地址總線、數(shù)據(jù)總線和控制總線，可以對存儲器中任何地址單元中的數(shù)據(jù)進行獨立的存取操作。當(dāng)兩個端口的訪存地址不同時，這兩個訪問可以同時進行。否則發(fā)生訪問沖突。這時就由片內(nèi)仲裁邏輯決定哪個端口先進行訪問。雙端口RAM常作為流水線處理器的計算機主存儲器。在多機系統(tǒng)中，常采用雙端口RAM甚至多端口RAM，實現(xiàn)多處理器對主存儲器的共享。

二、提高訪存速度的措施二、提高訪存速度的措施（2）雙口RAM舉例

二、提高訪存速度的措施雙端口存儲器IDT7133的邏輯框圖二、提高訪存速度的措施2.信息按邊界對齊存儲例：某計算機存儲器按字節(jié)編址，采用小端次序存放數(shù)據(jù)。假定編譯器規(guī)定int和short型數(shù)據(jù)長度分別為32位和16位，并且數(shù)據(jù)按邊界對齊存儲。有C語言程序段如下：strut{ inta; charb; shortc;}record;record.a=273;若record變量首地址為0xC008,則地址0xC008中的內(nèi)容及record.c的地址分別為多少？

二、提高訪存速度的措施

5.5高速緩沖存儲器一、概述1.問題的提出緩存CPU主存解決CPU與I/O的訪存沖突解決高性能與低價位的矛盾1）依據(jù)：CPU訪存的局部性原理2）目的：用小容量的SRAM與大容量的DRAM構(gòu)成一個性能近似于SRAM價格相當(dāng)于DRAM的存儲系統(tǒng)2.Cache的工作原理(1)主存和緩存的編址主存和緩存分成若干塊塊的大小相同B為塊長~~~~……主存塊號主存儲器012m－1字塊0字塊1字塊M－1主存塊號塊內(nèi)地址m位b位n位M塊B個字緩存塊號塊內(nèi)地址c位b位C塊B個字~~~~……字塊0字塊1字塊C－1012c－1標(biāo)記Cache緩存塊號(2)命中與未命中緩存共有C塊主存共有M塊M>>C主存塊調(diào)入

緩存主存塊與緩存塊建立

了對應(yīng)關(guān)系用標(biāo)記記錄

與某緩存塊建立了對應(yīng)關(guān)系的主存塊號命中未命中主存塊與緩存塊未建立

對應(yīng)關(guān)系主存塊未調(diào)入

緩存(3)Cache的命中率CPU欲訪問的信息在Cache中的比率命中率

與Cache的容量

與塊長

有關(guān)一般每塊可取4~8個字塊長取一個存取周期內(nèi)從主存調(diào)出的信息長度(4)Cache–主存系統(tǒng)的效率效率e

與命中率有關(guān)

設(shè)Cache命中率

為h，訪問Cache的時間為tc

，

訪問主存的時間為tm

則

e=×100%tc

h

×

tc+(1－h(huán))×tm訪問Cache的時間平均訪問時間

e=×100%1）Cache的內(nèi)容與主存之間的映象關(guān)系2）如何實現(xiàn)地址的轉(zhuǎn)換，將訪問的主存地址轉(zhuǎn)換成Cache地址3）訪問Cache未命中時，若Cache沒有滿，如何調(diào)入Cache；Cache滿時，塊如何替換4）Cache的一致性問題，即塊的更新策略3.實現(xiàn)Cache的功能要解決的問題數(shù)據(jù)總線Cache替換機構(gòu)可裝進？命中？主存Cache地址映象變換機構(gòu)主存訪問主存替換CacheCache存儲體塊號塊內(nèi)地址直接通路訪問主存裝入CacheNNYY塊號塊內(nèi)地址CPU主存地址地址總線Cache地址4.Cache的基本結(jié)構(gòu)Cache替換機構(gòu)由CPU完成Cache存儲體主存Cache地址映象變換機構(gòu)二、地址映像和變換

地址映象：為了把信息放到Cache中,必須應(yīng)用某種函數(shù)把主存地址映象到Cache,稱作地址映象.

地址變換：在信息按照這種映象關(guān)系裝入Cache后,執(zhí)行程序時,應(yīng)將主存地址變換成Cache地址,這個變換過程叫做地址變換.基本地址映象方式:直接映象、全相聯(lián)映象、組相聯(lián)映象等1.直接映像a.直接映射示意圖1.直接映像b.直接映像cache的檢索過程

字塊2m－1

字塊2c+1

字塊2c+1－1

字塊2c

+1

字塊2c

字塊2c－1

字塊1字塊0………主存儲體字塊1

標(biāo)記字塊0

標(biāo)記字塊2c-1標(biāo)記Cache存儲體t位012c－1…字塊字塊地址主存字塊標(biāo)記t位c

位b

位主存地址比較器（t位）=≠不命中有效位=1？*m位Cache內(nèi)地址否是命中1.直接映像每個緩存塊i

可以和若干

個主存塊

對應(yīng)每個主存塊j只能和一個緩存塊

對應(yīng)i=j

mod

C

字塊2c+1

字塊2c字塊0字塊0①主存字塊標(biāo)記t=m–c的由來因主存中會有很多塊映射到Cache中的同一塊，到底是多少塊呢？主存中共計有2t個塊都可以映射到Cache中的某一塊；M=2m（主存總塊數(shù)）C=2c（Cache總塊數(shù)）=2m－c=2t②標(biāo)記比較①

不夠靈活，Cache利用率低，易發(fā)生沖突；②硬件實現(xiàn)簡單，成本低。特點:某一個時刻只能有主存中的這2t中的一塊映射到Cache中的這一塊。計算：比較是用硬件來完成的速度較快。Cache的所有這些個標(biāo)記被存放到CAM（相聯(lián)存儲器）內(nèi)；例5.5：設(shè)主存的容量是256KB，Cache的容量是2KB，每個塊的大小為16B問主存和Cache各有多少個塊？主存和Cache地址各有多少位？主存中第135塊在直接映象方式下映象到Cache的哪一塊？直接映象方式下，主存地址分為哪幾段，每段各有多少位？解：①主存256K/16=256*1024/16=16384塊Cache2K/16=128塊②主存log2256K=18,所以主存地址有18位Cachelog22K=11，所以cache地址有11位③j=imod2c＝135mod128=7④主存地址格式：塊內(nèi)地址＝log216＝4位Cache字塊地址＝log2128＝7位主存字塊標(biāo)記＝主存地址長度-cache地址長度＝18-11＝7位字塊字塊地址主存字塊標(biāo)記Cache內(nèi)地址7 7 4練習(xí)：設(shè)一個Cache中有8個塊，訪問主存進行讀操作的塊地址序列為10110、11010、10110、11010、10000、00100、10000、10010，求每次訪問時Cache的內(nèi)容。a.全相聯(lián)映射示意圖2.全相聯(lián)映像b.全相聯(lián)cache的檢索過程相聯(lián)存儲器（CAM）查找地址寄存器譯碼選擇線路讀出數(shù)據(jù)寄存器----------------------相聯(lián)存儲器M*N--------屏蔽字----------------------檢索字------------------------------010字相符2.全相聯(lián)映像主存中的任一塊

可以映象到緩存

中的任一塊字塊2m－1字塊2c－1字塊1

字塊0……字塊2c－1字塊1字塊0…標(biāo)記標(biāo)記標(biāo)記主存字塊標(biāo)記

字塊內(nèi)地址主存地址m=t+c

位b位m

=

t+cCache存儲器主存儲器

字塊0①主存共有2m個塊，此2m個塊均可以映射到Cache中的任一塊。故Cache“標(biāo)記”位應(yīng)為m位；②標(biāo)記位為：m=t+c位，訪問Cache時需與全部Cache塊的標(biāo)記進行比較，查找時間長。優(yōu)點：更靈活,Cache利用率高,命中率高。特點:缺點：硬件電路復(fù)雜，成本高，實際中較少使用。字塊2m－1字塊2c-r+1

字塊2c-r+1字塊2c-r字塊2c-r

－

字塊1字塊0………字塊3標(biāo)記字塊1標(biāo)記字塊2c-1標(biāo)記字塊2標(biāo)記字塊0標(biāo)記字塊2c-2標(biāo)記…………字塊內(nèi)地址組地址主存字塊標(biāo)記s=t+r位q=

c－r位b位組012c-r－1主存地址Cache主存儲器m位共Q組，每組內(nèi)兩塊（r=1)1某一主存塊j按模

Q映射到緩存

的第i組中的任一塊i=j

mod

Q直接映象全相聯(lián)映象3.組相聯(lián)映像字塊0字塊1字塊0字塊2c-r字塊2c-r+1則C=2c=QR=2q×2r=2q+rc=q+r①內(nèi)存共分為M個塊：M=2mCache分為Q組，Q=2q②Cache每組包括R塊，R=2rCache分為C個塊：C=2c例5.6假設(shè)主存容量為512K×16位，Cache容量為4096×16位，塊長為4個16位的字，訪存地址為字地址。（1）在直接映象方式下，設(shè)計主存的地址格式。（2）在全相聯(lián)映象方式下，設(shè)計主存的地址格式。（3）在二路組相聯(lián)映象方式下，設(shè)計主存的地址格式。（4）若主存容量為512K×32位，塊長不變，在四路組相聯(lián)映象方式下，設(shè)計主存的地址格式。解：cache的容量為4096，所以cache字地址為log24096＝12位。塊長為4，所以字塊內(nèi)地址為2位，cache塊共有4096/4＝1024塊。塊號占10位。主存地址為log2512K＝19位。1）直接映象方式下，主存字塊標(biāo)記為19-12＝7位。主存地址格式為：主存字塊標(biāo)記Cache字塊地址字塊內(nèi)地址2）全相聯(lián)方式下，主存字塊標(biāo)記為19-2＝17位，其格式為主存字塊標(biāo)記字塊內(nèi)地址3）在二路組相聯(lián)的條件下，一組內(nèi)有2塊，cache共分為1024/2＝512組，所以組地址為9；主存字塊標(biāo)記為19-9-2＝8位，其格式為：主存字塊標(biāo)記組地址字塊內(nèi)地址7 10 217 28 9 24）若主存容量為512K×32位，訪問地址為字地址16位，則主存地址位log2512K×32/16=20位。在四路組相聯(lián)的條件下，一組內(nèi)有4塊，cache共分為1024/4＝256組，所以組地址為8；主存字塊標(biāo)記為20-8-2＝8位，其格式為：主存字塊標(biāo)記組地址字塊內(nèi)地址10 8 2例5.7假設(shè)主存容量為16MB，Cache容量為8KB，每字塊8個字，每字32位，設(shè)計一個四路組相連映像的Cache組織，要求：（1）設(shè)計主存的地址格式。（2）設(shè)Cache的初態(tài)為空，CPU依次從主存第0、1、2……99號單元讀出100個字（主存一次讀出一個字），并重復(fù)按此次序讀10次，問命中率是多少？

（3）若Cache的速度是主存的5倍，試問有Cache和無Cache相比，速度約提高多少倍？（4）系統(tǒng)效率為多少？解：1）主存地址格式為：2）命中率H=（100×10-13）/(100×10）=0.9873）設(shè)Cache存取周期為t，主存存取周期為5t，則速度提高倍數(shù)為主存字塊標(biāo)記組地址字塊內(nèi)地址13 6 55t×10005t×13+t（1000-13）－1=3.754）效率e=t0.987t+5t（1-0.987）×100%=95%三、替換算法替換算法的目標(biāo)，是使Cache獲得最高的命中率，就是讓Cache中總是保持著使用頻率高的數(shù)據(jù)，從而使ＣＰＵ訪問Cache的成功率最高1.先進先出法（ＦＩＦＯ）；這種算法是把最早進入Cache中的信息塊給替換掉，由于這種算法只考慮了歷史情況，并沒有反映出信息的使用情況，所以其命中率并不高。其原因是最先進來的信息塊，或許就是經(jīng)常要用的塊，反而被替換掉了。2.近期最少使用算法（ＬＲＵ），這種算法是把近期使用最少的信息塊替換掉。這就要求隨時記錄Cache中各塊的使用情況，以便確定哪個字塊是最近期最少使用的。由于近期使用少，未必是將來使用最少的，所以，這種算法的命中率比ＦＩＦＯ有所提高，但并不最理想。3.隨機法：隨機的確定被替換的塊，實現(xiàn)起來比較簡單。例5.8：設(shè)一個容量為4個塊的全相聯(lián)Cache，分別采用FIFO和LRU替換算法，假定訪問的主存地址塊號序列為2、11、2、9、7、6、4、3，畫出每次訪問后Cache中的內(nèi)容變化情況。解：訪問順序12