常用的時序邏輯電路

常用的時序邏輯電路第一頁，共七十五頁，編輯于2023年，星期日5.3.1寄存器移位寄存器寄存器單向移位寄存器雙向移位寄存器寄存器的分類：第二頁，共七十五頁，編輯于2023年，星期日一、寄存器四個同步RS觸發(fā)器構(gòu)成

2.功能:74LS75真值表輸入輸出CPD Q

φ

φ 保持１110

1０011.邏輯圖1、中規(guī)模寄存器74LS75第三頁，共七十五頁，編輯于2023年，星期日2、中規(guī)模寄存器74LS175四個維持阻塞D觸發(fā)器構(gòu)成

2.功能:74LS175真值表輸入輸出RCPD Q

０φ

φ 01１↑１ 10１↑０01１０φ Q0

1.邏輯圖第四頁，共七十五頁，編輯于2023年，星期日3、中規(guī)模寄存器CC4076異步置0、輸出三態(tài)控制、保持

2.CC4076功能:LDA+LDB=1裝入數(shù)據(jù)LDA+LDB=0保持ENA=ENB=0輸出允許ENA+ENB=1高阻RD=0清01.邏輯圖74LS75、74LS175、CC4076均為并行輸入—并行輸出第五頁，共七十五頁，編輯于2023年，星期日二、移位寄存器假設4是低位寄存器，1是高位寄存器由D觸發(fā)器的特性方程可知：在CP脈沖的作用下，低位觸發(fā)器的狀態(tài)送給高位，做高位的次態(tài)輸出左移寄存器第六頁，共七十五頁，編輯于2023年，星期日欲存入數(shù)碼1011，1011采用串行輸入，只有一個數(shù)據(jù)輸入端？解決的辦法：在CP脈沖的作用下，依次送入數(shù)碼左移寄存器：先送高位，后送低位右移寄存器：先送低位，后送高位由于該電路為一左移寄存器，數(shù)碼輸入順序為：1011第七頁，共七十五頁，編輯于2023年，星期日CPQ4Q3Q2Q1欲存入數(shù)碼1011即D1D2D3D4=101111(D1)×××20(D2)1(D1)××31(D3)0(D2)1(D1)×41(D4)1(D3)0(D2)1(D1)1011第八頁，共七十五頁，編輯于2023年，星期日CT74195功能表輸入輸出Q0Q1Q2Q3

3Q1↑

0

d0……

d3

φ

φ

00001d0d1d2d33d1

01φ

φ

φ

φ

Q00Q10Q20Q3030Q1↑1φ

φ01Q0nQ0nQ1nQ2n

n2Q1↑1φ

φ000Q0nQ1nQ2n

n2Q1↑1φ

φ111Q0nQ1nQ2n

n2Q0

φ

φ

φ

φ

φ

φ

……

3RCPLDSH

D0DJK

1↑1φ

φ10

n0QQ0nQ1nQ2n

n2Q四位單向移位寄存器CT74195第九頁，共七十五頁，編輯于2023年，星期日四位單向移位寄存器CT741951.清零：R=0時，輸出為“0000”2送數(shù)：R=1，SH/LD=0時，當CP

時，執(zhí)行并行送數(shù)3右移：R=1，SH/LD=1時，CP

時，執(zhí)行右移：

Q0由JK決定,Q0Q1，Q1Q2，Q2Q3（二）功能（一）邏輯符號第十頁，共七十五頁，編輯于2023年，星期日輸入輸出Ｑ０Ｑ1Ｑ2Ｑ3０

φ

φ

φ

φ

φ

φ

φ１０

φ

φ

φ

φ

φ

φ１↑

φ

d0……d3

１

１

φ０

０

０

０保持d0d1d2d3１

Q

Q

Q１↑

１

φ

φ

０

１

φ

0n1n

2n１↑

０

φ

φ

０

１

φ0

Q0n

Q1n

Q2nQ

Q

Q

１↑

φ

φ

φ

１

０

１1n

2n3n

１１↑

φ

φ

φ

１

０

０QQQ1n

2n

3n

0R

CP

DSR

D0……D3MB

MA

DSL１φ

φ

φ

φ

０

０

φ保

持四位雙向移位寄存器CT74194CT74194功能表注：0--最高位…...3--最低位第十一頁，共七十五頁，編輯于2023年，星期日1.當R=0時，異步清零2.當MA＝MB＝１時，并行送數(shù)3.當MA＝MB＝０時，保持4.當MA=1，MB=0時，右移且數(shù)據(jù)從DSR端串行輸入5.當MA=0

、MB=1時，左移且數(shù)據(jù)從DSL

端串行輸入三、四位雙向移位寄存器CT74194（二）功能（一）邏輯符號第十二頁，共七十五頁，編輯于2023年，星期日§5.4.2計數(shù)器分類同步異步任意進制移位寄存器型用來計算輸入脈沖數(shù)目第十三頁，共七十五頁，編輯于2023年，星期日按觸發(fā)器翻轉(zhuǎn)方式：同步和異步計數(shù)器按編碼方式：二進制、二—十進制、循環(huán)碼計數(shù)器等按數(shù)字增減：加法、減法和可逆計數(shù)器按計數(shù)容量：十進制、六十進制計數(shù)器等1、計數(shù)器的分類返回第十四頁，共七十五頁，編輯于2023年，星期日2、同步計數(shù)器一、同步二進制計數(shù)器同步二進制加法計數(shù)器同步二進制減法計數(shù)器同步二進制可逆計數(shù)器二、同步十進制計數(shù)器返回第十五頁，共七十五頁，編輯于2023年，星期日一、同步二進制計數(shù)器原理：由二進制加法運算規(guī)則可知，在一個多位二進制數(shù)的末尾加1時，若其中第i位以下各位皆為1時，則第i位及以下各位均改變狀態(tài)。例：10000111＋1——————————10001000最低4位數(shù)都改變了狀態(tài)，而高4位未改變。1、同步二進制加法計數(shù)器第十六頁，共七十五頁，編輯于2023年，星期日原理如果用T觸發(fā)器構(gòu)成同步計數(shù)器時，則每次CP信號到達時，應使該翻轉(zhuǎn)的那些觸發(fā)器的輸入控制端Ti＝1，不該翻轉(zhuǎn)的Ti＝0；如果用T/觸發(fā)器構(gòu)成同步計數(shù)器時，則每次CP信號到達時只能加到該翻轉(zhuǎn)的那些觸發(fā)器的CP輸入端上，而不能加到那些不該翻轉(zhuǎn)的觸發(fā)器。結(jié)論當計數(shù)器用T觸發(fā)器構(gòu)成時，第i位觸發(fā)器輸入端的邏輯式應為：Q0在每次輸入計數(shù)脈沖時，都要翻轉(zhuǎn)。第十七頁，共七十五頁，編輯于2023年，星期日按照這一原理，即可設計一四位二進制同步加法計數(shù)器。各觸發(fā)器的驅(qū)動方程：電路的輸出方程：第十八頁，共七十五頁，編輯于2023年，星期日電路的狀態(tài)方程：將上式代入T觸發(fā)器的特性方程得到電路的狀態(tài)狀態(tài)轉(zhuǎn)換表及狀態(tài)轉(zhuǎn)換圖見教材P243，時序圖為第十九頁，共七十五頁，編輯于2023年，星期日由時序圖可見也叫做分頻器。Q3每輸入16個計數(shù)脈沖，產(chǎn)生一個進位信號，所以又把這個電路叫做十六進制計數(shù)器。計數(shù)器容量：計數(shù)器能計到的最大數(shù)。在實際生產(chǎn)的芯片中，還附加了一些控制電路，以增加電路的功能和使用的靈活性。如74161返回第二十頁，共七十五頁，編輯于2023年，星期日四位二進制同步計數(shù)器CT74161

四個主從J-K觸發(fā)器構(gòu)成D3

D0:數(shù)據(jù)輸入端（高低）C：進位端CP:時鐘輸入，上升沿有效RD:

異步置零LD:

同步預置數(shù)控制端Q3

Q0:輸出端，高位低位EP、ET：使能端，工作狀態(tài)控制，多片級聯(lián)第二十一頁，共七十五頁，編輯于2023年，星期日四位二進制同步計數(shù)器CT74163——采用同步清零方式。

當R=0時，只有當CP

的上升沿來到時,輸出QDQCQBQA才被全部清零1、外引線排列和CT74161相同2、置數(shù)，計數(shù)，保持等功能與CT74161相同3、清零功能與CT74161不同返回第二十二頁，共七十五頁，編輯于2023年，星期日一、同步二進制計數(shù)器原理：由二進制減法運算規(guī)則可知，在一個n位二進制數(shù)的末尾減1時，只有第i位以下各位皆為0時，再減1才能使觸發(fā)器第i位翻轉(zhuǎn)。例：10111000－1——————————10110111最低4位數(shù)都改變了狀態(tài)，而高4位未改變。2、同步二進制減法計數(shù)器第二十三頁，共七十五頁，編輯于2023年，星期日當計數(shù)器用T觸發(fā)器構(gòu)成時，第i位觸發(fā)器輸入端的邏輯式應為：結(jié)論Q0在每次輸入計數(shù)脈沖時，都要翻轉(zhuǎn)。根據(jù)上式接成的同步二進制減法計數(shù)器電路如圖所示。同樣，在實際生產(chǎn)的芯片中，還附加了一些控制電路，以增加電路的功能和使用的靈活性。如CC14526第二十四頁，共七十五頁，編輯于2023年，星期日如：74LS1913、同步二進制可逆計數(shù)器既能進行遞增計數(shù)，又能進行遞減計數(shù)一、同步二進制計數(shù)器返回C/B：進借位輸出CPO：串行時鐘輸出端時序圖特點：單時鐘結(jié)構(gòu)雙時鐘結(jié)構(gòu)：如74LS193第二十五頁，共七十五頁，編輯于2023年，星期日返回第二十六頁，共七十五頁，編輯于2023年，星期日四位二進制可逆計數(shù)器CT74193輸入 輸出 CPUCPDR LDABCD QA QBQCQD

φφ1

φφφφφ0 0 0 0

φφ00

A

BCD

A B C D

↑

101φφφφ

加 法 計 數(shù) 1↑01φφφφ

減 法 計 數(shù) 1101

φφφφ

保 持

CT74193功能表

第二十七頁，共七十五頁，編輯于2023年，星期日四位二進制可逆計數(shù)器CT74193DA:高位低位CPU，CPD:雙時鐘輸入R:異步清除,高電平有效LD:異步預置,低電平有效QD

QA:高位低位（一）、邏輯符號加到最大值時產(chǎn)生進位信號QCC=0減到最大值時產(chǎn)生借位信號QDD=0返回第二十八頁，共七十五頁，編輯于2023年，星期日二、同步十進制計數(shù)器自閱教材P250～255同步十進制加法計數(shù)器74160，功能與74161相同，不同之處是74161是十六進制。同步十進制可逆計數(shù)器74190，功能與74191相同，不同之處是74191是十六進制返回第二十九頁，共七十五頁，編輯于2023年，星期日3、異步計數(shù)器二、異步十進制計數(shù)器一、異步二進制計數(shù)器三、異步二—十進制計數(shù)器第三十頁，共七十五頁，編輯于2023年，星期日一、異步二進制計數(shù)器（1）異步二進制加法計數(shù)器的構(gòu)成方法方法：若使用下降沿動作的T‘觸發(fā)器，將低位觸發(fā)器的Q端接至高位觸發(fā)器的時鐘輸入端。用上沿觸發(fā)的T‘觸發(fā)器，將低位觸發(fā)器的端接至高位觸發(fā)器的時鐘輸入端。第三十一頁，共七十五頁，編輯于2023年，星期日一、異步二進制計數(shù)器（2）異步二進制減法計數(shù)器的構(gòu)成方法方法：若使用下降沿動作的T‘觸發(fā)器，將低位觸發(fā)器的端接至高位觸發(fā)器的時鐘輸入端。用上沿觸發(fā)的T‘觸發(fā)器，將低位觸發(fā)器的Q端接至高位觸發(fā)器的時鐘輸入端。第三十二頁，共七十五頁，編輯于2023年，星期日異步二進制計數(shù)器的構(gòu)成方法將低位觸發(fā)器的一個輸出端接至高位觸發(fā)器的時鐘輸入端。用下降沿動作的T‘觸發(fā)器時，加法計數(shù)器以Q端為輸出端；減法計數(shù)器以端為輸出端。用上沿觸發(fā)的T‘觸發(fā)器，加法計數(shù)器以端為輸出端；減法計數(shù)器以Q端為輸出端。目前常見的異步二進制加法計數(shù)器產(chǎn)品有：4位：74LS293、74LS393、74HC3937位：CC4024 12位：CC4040 14位：CC4060第三十三頁，共七十五頁，編輯于2023年，星期日二、異步十進制計數(shù)器構(gòu)成思想：如何使4位二進制計數(shù)器在計數(shù)過程中跳過從1010到1111六個狀態(tài)。優(yōu)點：結(jié)構(gòu)簡單缺點：工作頻率低；電路狀態(tài)譯碼時存在競爭—冒險現(xiàn)象。第三十四頁，共七十五頁，編輯于2023年，星期日應用實例：74LS290第三十五頁，共七十五頁，編輯于2023年，星期日輸入 輸出

CPR0（1）R0（2）S9（1）S9（2）QA QBQCQD

Φ

1 1 0 Φ 0 000 1 1Φ0 0 000

ΦΦ

1 1 1 001

↓

Φ 0 Φ0 計數(shù)

0

Φ 0Φ

0

Φ

Φ 0

Φ 0 0Φ

異步計數(shù)器CT74290第三十六頁，共七十五頁，編輯于2023年，星期日異步計數(shù)器CT74290(1)觸發(fā)器A：模2CPA入QA出(2)觸發(fā)器B、C、D：模5異步計數(shù)器CPB入QD

QB出CPA、CPB:時鐘輸入端R01、R02:直接清零端S91、S92:置9端QD

QA:高位低位邏輯符號第三十七頁，共七十五頁，編輯于2023年，星期日1.直接清零：當R01=R02=1，S91、S92有低電平時，

輸出“0000”狀態(tài)。與CP無關(guān)2.置9：當S91=

S92=1時，

輸出1001狀態(tài)3.計數(shù)：當R01、R02及S91、S92有低電平時，且當有CP下降沿時，即可以實現(xiàn)計數(shù)功能異步計數(shù)器CT74290在外部將QA和CPB連接構(gòu)成8421BCD碼計數(shù)器

CPA入QD

QA出在外部將QD和CPA連接構(gòu)成5421BCD碼計數(shù)器

CPB入QA

QDQCQB出第三十八頁，共七十五頁，編輯于2023年，星期日4、任意進制計數(shù)器的構(gòu)成方法（4）M<N的情況（5）M＞N的情況假定已有N進制計數(shù)器，需要得到M進制計數(shù)器（1）同步預置法（2）反饋清零法（3）多次預置法第三十九頁，共七十五頁，編輯于2023年，星期日（三）CT74161/CT74163功能擴展

——

連接成任意模M的計數(shù)器1、同步預置法2、反饋清零法3、多次預置法第四十頁，共七十五頁，編輯于2023年，星期日態(tài)序表

計數(shù)輸出NQDQCQBQA0 0110101112100031001410105101161100711018111091111例1:設計M=10計數(shù)器1.同步預置法方法一:采用后十種狀態(tài)0110QCC=101100第四十一頁，共七十五頁，編輯于2023年，星期日態(tài)序表

計數(shù)輸出NQDQCQBQA0 0000100012001030011401005010160110701118100091001例1:設計M=10計數(shù)器方法二:采用前十種狀態(tài)00001001000001.同步預置法仿真第四十二頁，共七十五頁，編輯于2023年，星期日例2:同步預置法設計M=24計數(shù)器00011000010000000（24）10=（11000）2需兩片初態(tài)為：00000001終態(tài)：00011000第四十三頁，共七十五頁，編輯于2023年，星期日態(tài)序表

NQDQCQBQA0 0000100012001030011401005010160110701118100091001101010111011121100

采用CT741612.反饋清零法例1:分析圖示電路的功能0000011第四十四頁，共七十五頁，編輯于2023年，星期日態(tài)序表

NQDQCQBQA0 0000100012001030011401005010160110701118100091001采用CT74161例2:組成模9計數(shù)器2.反饋清零法00000第四十五頁，共七十五頁，編輯于2023年，星期日例2:M=13計數(shù)器態(tài)序表

NQDQCQBQA0 0000100012001030011401005010160110701118100091001101010111011121100 采用CT74163000002.反饋清零法仿真第四十六頁，共七十五頁，編輯于2023年，星期日M=10計數(shù)器態(tài)序表

NQDQCQBQA0 00003.多次預置法例1:分析電路功能20101301104011151000711018111091111

1010061100第四十七頁，共七十五頁，編輯于2023年，星期日

——

連接成任意模M的計數(shù)器1、接成M<16的計數(shù)器2、接成M>16的計數(shù)器CT74193功能擴展四位二進制可逆計數(shù)器CT74193第四十八頁，共七十五頁，編輯于2023年，星期日態(tài)序表

NQDQCQBQA0 0110101112100031001410105101161100711018111091111 例1：用CT74193設計M=9計數(shù)器方法一:采用異步預置、加法計數(shù)1、接成M<16的計數(shù)器QCC=001100110第四十九頁，共七十五頁，編輯于2023年，星期日方法二:采用異步預置、減法計數(shù)態(tài)序表N QDQCQBQA

0 10011 10002 01113 01104 01015 01006 00117 00108 00019 0000

QCB=010011001例1：用CT74193設計M=9計數(shù)器1、接成M<16的計數(shù)器第五十頁，共七十五頁，編輯于2023年，星期日例1:用CT74193設計M=147計數(shù)器方法一:采用異步清零、加法計數(shù)M=(147)10

=(10010011)2需要兩片CT741932、接成M>16的計數(shù)器1001110000000000第五十一頁，共七十五頁，編輯于2023年，星期日方法二:采用減法計數(shù)

異步預置

利用QCB端M=(147)10

=(10010011)21001110011001001例1:用CT74193設計M=147計數(shù)器2、接成M>16的計數(shù)器返回第五十二頁，共七十五頁，編輯于2023年，星期日例1：采用CT74290設計M=6計數(shù)器方法一：利用R端M=6態(tài)序表

N QAQBQCQD

0 00001 10002 01003 11004 00105 10106 0110

01100000第五十三頁，共七十五頁，編輯于2023年，星期日例2：采用CT74290設計M=7計數(shù)器M=7態(tài)序表

N QAQBQCQD

0 00001 10002 01003 11004 00105 10106 01107 1001方法二：利用S端10010110第五十四頁，共七十五頁，編輯于2023年，星期日例3：用CT74290設計M=10計數(shù)器M=10態(tài)序表

N QAQDQCQB

0 00001 00012 00103 00114 01005 10006 10017 10108 10119 1100要求：采用5421碼計數(shù)第五十五頁，共七十五頁，編輯于2023年，星期日5、移位寄存器型計數(shù)器一、環(huán)型計數(shù)器二、扭環(huán)型計數(shù)器第五十六頁，共七十五頁，編輯于2023年，星期日例1：用CT1195構(gòu)成M=4的環(huán)形計數(shù)器

態(tài)序表

Ｑ０Ｑ１Ｑ２Ｑ３１

０

０

００

１

０

００

０

１

００

０

０

１

注意：1電路除了有效計數(shù)循環(huán)外，還有五個無效循環(huán)2不能自啟動3工作時首先在SH/LD加啟動信號進行預置環(huán)形計數(shù)器第五十七頁，共七十五頁，編輯于2023年，星期日環(huán)形計數(shù)器設計1、連接方法：——將移位寄存器的最后一級輸出Q反饋到第一級的Ｊ、K輸入端2、判斷觸發(fā)器個數(shù)：——計數(shù)器的模為Ｍ＝ｎ(n為移位寄存器的位數(shù))第五十八頁，共七十五頁，編輯于2023年，星期日注意：1電路除了有效計數(shù)循環(huán)外，還有一個無效循環(huán)2不能自啟動3工作時首先在R加啟動信號進行清零

態(tài)序表

Q0Q1Q2Q300001000110011101111011100110001例1：M=8的扭環(huán)形計數(shù)器第五十九頁，共七十五頁，編輯于2023年，星期日扭環(huán)形計數(shù)器設計1、連接方法：——將移位寄存器的最后一級輸出Q經(jīng)反相器后反饋到第一級的Ｊ、K輸入端2、判斷觸發(fā)器個數(shù)：——計數(shù)器的模為Ｍ＝2n(n為移位寄存器的位數(shù))第六十頁，共七十五頁，編輯于2023年，星期日分頻器第六十一頁，共七十五頁，編輯于2023年，星期日例4：用CT74290設計M=88計數(shù)器方法三：采用兩片CT74290級聯(lián)01第六十二頁，共七十五頁，編輯于2023年，星期日§5.3.3序列信號發(fā)生器一、計數(shù)器型序列碼發(fā)生器二、反饋型序列碼發(fā)生器—最長線性序列碼發(fā)生器按一定規(guī)則排列的周期性串行二進制碼任意長度的序列碼第六十三頁，共七十五頁，編輯于2023年，星期日一、計數(shù)器型序列碼發(fā)生器（2）按要求設計組合輸出電路計數(shù)器+組合輸出電路1、電路組成2、設計過程（1）根據(jù)序列碼的長度S設計模S計數(shù)器，狀態(tài)可以自定第六十四頁，共七十五頁，編輯于2023年，星期日例1：產(chǎn)生110001001110序列碼第一步：設計計數(shù)器

1.序列長度S=12，設計一個模12計數(shù)器2.選用CT741613.采用同步預置法4.設定有效狀態(tài)為QDQCQBQA=0100～11110010一、計數(shù)器型序列碼發(fā)生器第六十五頁，共七十五頁，編輯于2023年，星期日第二步：設計組合電路

QDQCQBQAZ

01001010110110001110100001001110100101101100111011111011111 0