數(shù)字系統(tǒng)設(shè)計(jì)

數(shù)字系統(tǒng)設(shè)計(jì)第1頁，課件共40頁，創(chuàng)作于2023年2月●

什么是數(shù)字系統(tǒng)

數(shù)字系統(tǒng)是指對數(shù)字信息進(jìn)行存儲、傳輸、處理的電子系統(tǒng)包括控制器和數(shù)據(jù)子系統(tǒng)就是數(shù)字系統(tǒng)

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傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)法由真值表、卡諾圖、布爾方程、狀態(tài)表和狀態(tài)圖描述電路的功能。

小規(guī)模數(shù)字系統(tǒng)：采用試湊法，憑借設(shè)計(jì)著的經(jīng)驗(yàn)就可以實(shí)現(xiàn)。

規(guī)模較大數(shù)字系統(tǒng)：也可采用試湊法，如不合適，可尋找更合適的設(shè)計(jì)方法。第3頁，課件共40頁，創(chuàng)作于2023年2月●

自頂向下設(shè)計(jì)法設(shè)計(jì)者從整個系統(tǒng)邏輯出發(fā)，進(jìn)行最上層的系統(tǒng)設(shè)計(jì)，而后按一定的原則將全局系統(tǒng)分成若干子系統(tǒng)，逐級向下，再將每個子系統(tǒng)分為若干個功能模塊、子模塊、基本模塊。第4頁，課件共40頁，創(chuàng)作于2023年2月●

自頂向下設(shè)計(jì)法優(yōu)點(diǎn)大大縮短了設(shè)計(jì)周期

由于功能描述可完全獨(dú)立于芯片結(jié)構(gòu)在設(shè)計(jì)的最初階段,設(shè)計(jì)師可不受芯片結(jié)構(gòu)的約束,集中精力進(jìn)行產(chǎn)品設(shè)計(jì),進(jìn)而避免了傳統(tǒng)設(shè)計(jì)方法所帶來的重新再設(shè)計(jì)風(fēng)險(xiǎn),大大縮短了設(shè)計(jì)周期。設(shè)計(jì)的再利用得到保證

目前的電子產(chǎn)品正向模塊化發(fā)展,所謂模塊化就是對以往設(shè)計(jì)成果進(jìn)行修改,組合和再利用,產(chǎn)生全新的或派生設(shè)計(jì),而自頂向下設(shè)計(jì)方法的功能描述可與芯片結(jié)構(gòu)無關(guān)。因此可以以一種ＩＰ的方式進(jìn)行存檔,以便將來的重新利用。設(shè)計(jì)規(guī)模大大提高

簡單的語言描述即可完成復(fù)雜的功能,而不需要手工繪圖。芯片選擇更加靈活

設(shè)計(jì)師可在較短的時間內(nèi)采用各種結(jié)構(gòu)芯片來完成同一功能描述,從而在設(shè)計(jì)規(guī)模、速度、芯片價格及系統(tǒng)性能要求等方面進(jìn)行平衡,選擇最佳結(jié)果。第5頁，課件共40頁，創(chuàng)作于2023年2月●

層次化設(shè)計(jì)方法分層原則將所有的算術(shù)運(yùn)算安排在同一層中，狀態(tài)機(jī)、隨機(jī)邏輯、數(shù)據(jù)路徑等邏輯類型作為獨(dú)立的模塊設(shè)計(jì)模塊的輸入盡量不要懸空，輸出應(yīng)盡量寄存。單個功能塊應(yīng)保持在3000～6000門之間，HDL語言的行數(shù)不超過400行盡量采用專用的IP核進(jìn)行設(shè)計(jì)第6頁，課件共40頁，創(chuàng)作于2023年2月●

可編程邏輯器件的開發(fā)過程可編程邏輯器件設(shè)計(jì)電路過程如下圖所示第7頁，課件共40頁，創(chuàng)作于2023年2月●

設(shè)計(jì)實(shí)例——4位數(shù)字頻率計(jì)1基本原理頻率就是周期性信號在單位時間（1S）內(nèi)的變化次數(shù)。

若在一定1S的時間間隔內(nèi)測得這個周期性信號的重復(fù)變化次數(shù)為N，則其頻率可表示為：f=N第8頁，課件共40頁，創(chuàng)作于2023年2月

第9頁，課件共40頁，創(chuàng)作于2023年2月2頂層原理圖

第10頁，課件共40頁，創(chuàng)作于2023年2月3底層模塊設(shè)計(jì)在頂層原理圖中共有5個模塊：CNT12、CNT10、CODE、LOCK、DECODER（1）十二進(jìn)制加法計(jì)數(shù)器CNT12的VHDL語言源程序第11頁，課件共40頁，創(chuàng)作于2023年2月（2）十進(jìn)制加法計(jì)數(shù)器CNT10的VHDL語言源程序

第12頁，課件共40頁，創(chuàng)作于2023年2月

第13頁，課件共40頁，創(chuàng)作于2023年2月

第14頁，課件共40頁，創(chuàng)作于2023年2月（3）控制模塊CODE的VHDL語言源程序

第15頁，課件共40頁，創(chuàng)作于2023年2月

第16頁，課件共40頁，創(chuàng)作于2023年2月

第17頁，課件共40頁，創(chuàng)作于2023年2月（4）鎖存器LOCK的VHDL語言源程序

第18頁，課件共40頁，創(chuàng)作于2023年2月

第19頁，課件共40頁，創(chuàng)作于2023年2月4底層模塊的仿真（1）LOCK模塊的仿真結(jié)果第20頁，課件共40頁，創(chuàng)作于2023年2月（2）CNT12的仿真結(jié)果

第21頁，課件共40頁，創(chuàng)作于2023年2月（3）CNT10模塊的仿真結(jié)果

第22頁，課件共40頁，創(chuàng)作于2023年2月（4）CODE模塊的仿真結(jié)果

第23頁，課件共40頁，創(chuàng)作于2023年2月5頻率計(jì)頂層原理圖的輸入

第24頁，課件共40頁，創(chuàng)作于2023年2月6頻率計(jì)仿真結(jié)果

第25頁，課件共40頁，創(chuàng)作于2023年2月●

數(shù)字乘法器的設(shè)計(jì)設(shè)計(jì)一4×4二進(jìn)制乘法器

設(shè)計(jì)步驟：

1.算法設(shè)計(jì)

2.電路劃分

3.數(shù)據(jù)處理單元的設(shè)計(jì)

4.控制單元的設(shè)計(jì)第26頁，課件共40頁，創(chuàng)作于2023年2月1.算法設(shè)計(jì)設(shè)A=1011，B=1101，則乘法運(yùn)算過程和運(yùn)算結(jié)果為：乘法運(yùn)算可分解為加法和移位兩種操作。部分積P右移1位后與A相加。最終的部分積P即為A與B的乘積。在運(yùn)算過程中，若某一位Bi=0，則只移位不累加。第27頁，課件共40頁，創(chuàng)作于2023年2月◆乘法器功能框圖

第28頁，課件共40頁，創(chuàng)作于2023年2月◆乘法器的算法流程

第29頁，課件共40頁，創(chuàng)作于2023年2月◆電路劃分:數(shù)據(jù)處理單元+控制單元

第30頁，課件共40頁，創(chuàng)作于2023年2月◆數(shù)據(jù)處理單元的設(shè)計(jì)

第31頁，課件共40頁，創(chuàng)作于2023年2月◆控制單元的設(shè)計(jì)乘法控制器的ASM圖第32頁，課件共40頁，創(chuàng)作于2023年2月◆控制器輸入輸出信號表

第33頁，課件共40頁，創(chuàng)作于2023年2月◆控制器的VHDL源程序—mulcon.vhd

第34頁，課件共40頁，創(chuàng)作于2023年2月

第35頁，課件共40頁，創(chuàng)作于2023年2月

第36頁，課件共40頁，創(chuàng)作于2023年2月