電子技術(shù)及其應(yīng)用基礎(chǔ)數(shù)字部分

電子技術(shù)及其應(yīng)用基礎(chǔ)數(shù)字部分1第1頁，課件共92頁，創(chuàng)作于2023年2月44-1、概述4-1-1、分類4-1-2、性能特性和參數(shù)4-1-3、使用數(shù)字IC的注意事項2第2頁，課件共92頁，創(chuàng)作于2023年2月按規(guī)模SSI——<100gatesMSI——<103gatesLSI——<104gatesVLSI——<105gatesULSI——>105gates4-1雙極型：TTL、ECL、I2L、HTLMOS：PMOS、NMOS、CMOS、HCMOS按工藝4-1-1、分類按編程能力半定制全定制3第3頁，課件共92頁，創(chuàng)作于2023年2月按結(jié)構(gòu)一般輸出集電極或漏極開路輸出三態(tài)輸出4基本門電路觸發(fā)器組合電路模塊時序電路模塊存儲器按功能4-1-1、分類4第4頁，課件共92頁，創(chuàng)作于2023年2月1、輸入/輸出邏輯電平

VIH:邏輯門的高電平輸入門限

VIL:邏輯門的低電平輸入門限VOH:邏輯門的高電平輸出門限

VOL:邏輯門的低電平輸出門限4-14-1-2、性能特性和參數(shù)類型VOH/VOLVIH/VIL電源頻率集成度功耗TTL2.4/0.42.0/0.854M<MHLVTTL2.4/0.42.0/0.83.38M<MHCMOS4.4/0.53.6/1.552M<LLHCMOS4.4/0.53.6/1.5510M<HLHCMOS2.4/0.42.0/0.83.316M<HL高電平低電平1VOH/VOLVIH/VIL5第5頁，課件共92頁，創(chuàng)作于2023年2月2、輸入/輸出電流

IOH:輸出端為高電平時，流出輸出端的電流

IOL:輸出端為高電平時，流入輸出端的電流

IIH:輸入端為高電平時，流入輸出端的電流IIL:輸入端為低電平時，流出輸出端的電流4-14-1-2、性能特性和參數(shù)1AY111Y2IOHIIHIIH1AY111Y2IOLIILIIL6第6頁，課件共92頁，創(chuàng)作于2023年2月3、扇出系數(shù)—連接到某個邏輯門的同類門的最大輸入端數(shù)，以保證輸出電壓載規(guī)定范圍內(nèi)—對TTL電路而言，是一個重要的參數(shù)—由單位負(fù)載決定—邏輯門的單位負(fù)載等于同類電路的一個輸入4-14-1-2、性能特性和參數(shù)111驅(qū)動門負(fù)載門7第7頁，課件共92頁，創(chuàng)作于2023年2月4、電壓傳輸特性反映輸入電壓和輸出電壓之間的關(guān)系4-14-1-2、性能特性和參數(shù)ViVOABCDE3.0V2.0V1.0V0.5V1.0V1.5VVTHTTL反相器8第8頁，課件共92頁，創(chuàng)作于2023年2月5、傳輸延遲時間施加輸入脈沖到產(chǎn)生輸出脈沖之間的時間間隔。4-14-1-2、性能特性和參數(shù)ViVOtttfVIM0.5VIMVOM0.5VOMtrtpHLtpLHtPHLtPLHtPD平均傳輸延遲19第9頁，課件共92頁，創(chuàng)作于2023年2月1、器件所允許使用的最高工作頻率2、器件的功率損耗3、器件邏輯電平及器件之間的電平匹配4、器件的延遲特性5、器件對電路噪聲的敏感性（抗干擾能力）5VTTLTTLCMOS信號傳輸方向地2.4V3.6V4.4V2.0VOC門4-14-1-3、使用數(shù)字IC的注意事項10第10頁，課件共92頁，創(chuàng)作于2023年2月44-2、基本邏輯門電路4-2-1、二極管邏輯門電路4-2-2、三極管邏輯門電路4-2-3、CMOS門電路11第11頁，課件共92頁，創(chuàng)作于2023年2月4-24-2-1、二極管門電路AD1RD2BYVCC&ABYAD1RD2BY

1ABY12第12頁，課件共92頁，創(chuàng)作于2023年2月4-24-2-2、三極管門電路1、電路結(jié)構(gòu)A+5VBR3R2R1R4YDT1T2T3T4輸入反相驅(qū)動1.00.33.65.03.6&ABY13第13頁，課件共92頁，創(chuàng)作于2023年2月4-24-2-2、三極管門電路1、電路結(jié)構(gòu)A+5VBR3R2R1R4YDT1T2T3T4輸入反相驅(qū)動&ABY3.63.60.31.02.114第14頁，課件共92頁，創(chuàng)作于2023年2月4-24-2-2、三極管門電路1、電路結(jié)構(gòu)Y1VCCR4DT3T4Y2VCCR'4D'T'3T'4兩個TTL與非門并行連接。15第15頁，課件共92頁，創(chuàng)作于2023年2月4-24-2-2、三極管門電路2、開漏輸出結(jié)構(gòu)集電極開路NAND

不同電平的匹配

總線或其他驅(qū)動器實現(xiàn)線與YRLECA+5VBR3R2R1R4YDT1T2T3T4RLEC&ABY16第16頁，課件共92頁，創(chuàng)作于2023年2月4-24-2-2、三極管門電路3、三態(tài)輸出結(jié)構(gòu)三態(tài)NANDEABY1

Z010001FAB

E低電平使能ABF

E高電平使能BA+5VR3R2R1R4YDT1T2T3T4+5VER3R2R1R4DT1T2T3T4例4-2-117第17頁，課件共92頁，創(chuàng)作于2023年2月4-24-2-3、CMOS門電路1、電路結(jié)構(gòu)(a)NOTYVDDAYVDDABT1T2T1T2T3T4(b)NANDYVDDABT1T2T3T4(c)NOR(1)高驅(qū)動能力18第18頁，課件共92頁，創(chuàng)作于2023年2月4-24-2-3、CMOS門電路1、電路結(jié)構(gòu)(2)需要輸入保護(hù)YVDDA'T1T2RSD2D1C2C1A(3)輸出電阻不同RONRONROFFROFFYROFFRONROFFRONY1AY1B&119第19頁，課件共92頁，創(chuàng)作于2023年2月4-24-2-3、CMOS門電路2、開路輸出結(jié)構(gòu)AYVDDBV'DDRL20第20頁，課件共92頁，創(chuàng)作于2023年2月4-24-2-3、CMOS門電路3、三態(tài)輸出結(jié)構(gòu)AYENVDD(a)T'1T1T2T'2AYENVDD&(b)T1T2T'211AENENY21第21頁，課件共92頁，創(chuàng)作于2023年2月4-34-3、觸發(fā)器4-3-1、單穩(wěn)和雙穩(wěn)觸發(fā)器4-3-2、雙穩(wěn)觸發(fā)器的基本原理4-3-3、常用觸發(fā)器FF置位復(fù)位Q時鐘22第22頁，課件共92頁，創(chuàng)作于2023年2月4-34-3-1、單穩(wěn)和雙穩(wěn)觸發(fā)器1、單穩(wěn)和雙穩(wěn)觸發(fā)器觸發(fā)信號觸發(fā)器輸出CPQT

轉(zhuǎn)移延遲保持恢復(fù)觸發(fā)2、雙穩(wěn)和雙穩(wěn)觸發(fā)器——具有兩個穩(wěn)定狀態(tài):0,1——具有兩個互補輸出23第23頁，課件共92頁，創(chuàng)作于2023年2月4-34-3-2、雙穩(wěn)觸發(fā)器的基本原理1、觸發(fā)器的觸發(fā)控制——置位和復(fù)位置位狀態(tài)—如果使輸出Q處于1，則觸發(fā)器處于置位狀態(tài)復(fù)位狀態(tài)—如果使輸出Q處于0，則觸發(fā)器處于復(fù)位狀態(tài)任意&S=01任意

1R=1024第24頁，課件共92頁，創(chuàng)作于2023年2月4-34-3-2、雙穩(wěn)觸發(fā)器的基本原理2、記憶功能的實現(xiàn)—RS鎖存器一般將鎖存器與觸發(fā)器歸為不同的類型，其觸發(fā)方式不同。SRQQ&1&2QQ11010110101*1*00QQSR約束條件:RSQQ**t1t2t3t4t5t6t7電平觸發(fā)25第25頁，課件共92頁，創(chuàng)作于2023年2月4-34-3-2、雙穩(wěn)觸發(fā)器的基本原理3、觸發(fā)器的時鐘控制——使能—時鐘信號無效，觸發(fā)器處于保持狀態(tài)—時鐘信號有效，觸發(fā)器處于置位或復(fù)位狀態(tài)電平觸發(fā)邊沿觸發(fā)鎖存器Latch觸發(fā)器Flip-FlopFF置位復(fù)位Q時鐘高電平有效低電平有效上升沿觸發(fā)下降沿觸發(fā)CQQ時鐘CQQ時鐘CQQ時鐘CQQ時鐘26第26頁，課件共92頁，創(chuàng)作于2023年2月4-34-3-2、雙穩(wěn)觸發(fā)器的基本原理4、輸入激勵信號—實現(xiàn)置位和復(fù)位功能Q111010101*00QSR與非門RS觸發(fā)器Q11101010Q00QKJJK觸發(fā)器D觸發(fā)器1100QDCQQ時鐘激勵CQQ激勵時鐘27第27頁，課件共92頁，創(chuàng)作于2023年2月4-34-3-2、雙穩(wěn)觸發(fā)器的基本原理5、同步和異步控制(1)

同步控制

—輸入激勵信號的控制功能在使能控制信號的控制下起作用。011101001××001QnQn

Qn+1SRCP1111*C1QQSCP1R1SR×其它1

0

Qn10Qn+1DCPC1QQDCP1D28第28頁，課件共92頁，創(chuàng)作于2023年2月4-34-3-2、雙穩(wěn)觸發(fā)器的基本原理5、同步和異步控制(2)

異步控制

—輸入激勵信號的控制功能不在使能控制信號的控制下起作用?！痢?×001100101Qn10Qn+1DCPS××000000R1允不1許1C1QQRCP1S1RSD1D29第29頁，課件共92頁，創(chuàng)作于2023年2月4-34-3-3、常用觸發(fā)器1.RS觸發(fā)器基本RS鎖存器門控RS鎖存器主從RS觸發(fā)器門控D鎖存器邊沿觸發(fā)D觸發(fā)器門控JK鎖存器邊沿觸發(fā)JK觸發(fā)器2.D觸發(fā)器3.JK觸發(fā)器門控T鎖存器邊沿觸發(fā)T觸發(fā)器4.T觸發(fā)器Q111010101*00QSR與非門RS觸發(fā)器Q11101010Q00QKJJK觸發(fā)器D觸發(fā)器1100QD30第30頁，課件共92頁，創(chuàng)作于2023年2月4-34-3-3、常用觸發(fā)器1、RS觸發(fā)器0=SRQQSCRBA&&&&CRSQQ0

保持100保持10110110011111*1*QCQRSCQn+1++=nnC保持輸入保持QQ1SC11R

門控RS鎖存器主從RS觸發(fā)器31第31頁，課件共92頁，創(chuàng)作于2023年2月4-34-3-3、常用觸發(fā)器1、RS觸發(fā)器QQSCR&&&&&&&&1從觸發(fā)器主觸發(fā)器QMC輸出輸入輸出CRSQMQ1SC11RQ1SC11RC1SR主觸發(fā)器從觸發(fā)器QMQ

門控RS鎖存器主從RS觸發(fā)器32第32頁，課件共92頁，創(chuàng)作于2023年2月4-34-3-3、常用觸發(fā)器2、D觸發(fā)器

門控D鎖存器邊沿觸發(fā)D觸發(fā)器QQDC&&&&1CDQCDQQ0

QQ10011110QQ1DC1C保持保持輸入Qn+1=D33第33頁，課件共92頁，創(chuàng)作于2023年2月4-34-3-3、常用觸發(fā)器2、D觸發(fā)器

門控D鎖存器邊沿觸發(fā)D觸發(fā)器清除預(yù)置6QQCD12345&&&&&&CDQ清除預(yù)置CDQ01

010

111

1111

00110

Q111

QQn+1=DC保持輸入保持保持C1QQ1D1R1S34第34頁，課件共92頁，創(chuàng)作于2023年2月4-34-3-3、常用觸發(fā)器3、JK觸發(fā)器

門控JK鎖存器邊沿觸發(fā)JK觸發(fā)器CJKQ1

Q000Q0010010

1011QC保持保持輸入QQ1JK1C1&C1KQQ1DC1

1&1J35第35頁，課件共92頁，創(chuàng)作于2023年2月4-34-3-3、常用觸發(fā)器3、JK觸發(fā)器

門控JK鎖存器邊沿觸發(fā)JK觸發(fā)器CLRCJKQ0

01

00Q1

0101

1

011

11

Q1其他

QK&

1&J&

1&QCLRQC&&C保持輸入保持保持C1QQ1J1R1J36第36頁，課件共92頁，創(chuàng)作于2023年2月4-34-3-3、常用觸發(fā)器4、T觸發(fā)器

門控T鎖存器邊沿觸發(fā)T觸發(fā)器CTQ

0Q

1Q其他

QTQCCC1QQ1J1K1RTC1QQ1R1T37第37頁，課件共92頁，創(chuàng)作于2023年2月4-34-3-3、常用觸發(fā)器4、T觸發(fā)器

門控T鎖存器邊沿觸發(fā)T觸發(fā)器nnQQ=+1TQTQ

Q其他Q“1”TC1QQ1J1K1RT1QQ1R38第38頁，課件共92頁，創(chuàng)作于2023年2月Qn+1=DnnnQKQJQ+=+1基本主從RSDJKTC保持保持輸入C保持輸入保持保持C保持保持輸入C保持輸入保持保持C輸出輸入輸出nnQQ=+14-3-3、常用觸發(fā)器門控邊沿4-339第39頁，課件共92頁，創(chuàng)作于2023年2月4-44-4、存儲器4-4-1、基本概念4-4-2、存儲單元的基本結(jié)構(gòu)4-4-3、存儲器地址譯碼Data0Data1Datan數(shù)據(jù)數(shù)據(jù)選擇40第40頁，課件共92頁，創(chuàng)作于2023年2月4-44-4-1、基本概念1、分類

RAM—隨機存取存儲器

SRAM—靜態(tài)RAMDRAM—動態(tài)RAM

ROM—只讀存儲器

MROM—掩膜ROMPROM—可編程ROMEPROM—可擦除PROM

SAM—順序存取存儲器

FIFO—先進(jìn)先出存儲器LIFO—后進(jìn)先出存儲器FLASH存儲器

41第41頁，課件共92頁，創(chuàng)作于2023年2月4-44-4-1、基本概念2、基本原理

Data0Data1DataNW0B0W1WN

R(a)ROM存儲地址存儲單元讀取控制數(shù)據(jù)輸出…B1BM.Data0Data1DataNW0B0W1WN

R(a)RAM存儲地址存儲單元讀取控制數(shù)據(jù)輸入/輸出…B1BM.W寫入控制例4-4-142第42頁，課件共92頁，創(chuàng)作于2023年2月4-44-4-1、基本概念2、基本原理

Data0Data1DataNB0RW(c)SAM(FIFO)存儲單元讀取控制數(shù)據(jù)輸入…B1BM.B0…B1BM.數(shù)據(jù)輸出寫入控制Data0Data1DataNB0RW(d)SAM(LIFO)存儲單元讀取控制數(shù)據(jù)輸入…B1BM.寫入控制43第43頁，課件共92頁，創(chuàng)作于2023年2月4-44-4-1、基本概念3、性能特點

(1)存儲容量

—能存儲的數(shù)據(jù)總量。

容量=64bit=8bytes8×8存儲陣列容量=32bit8×4存儲陣列44第44頁，課件共92頁，創(chuàng)作于2023年2月4-44-4-1、基本概念3、性能特點(2)存取時間tRC—讀取時間

tGQ—輸出允許存取時間tAQ—地址存取時間

tEQ—芯片使能存取時間

tWC—寫入時間tS(A)—地址建立時間

tWD—寫入使能保持時間th(D)—數(shù)據(jù)保持時間tRCtAQtEQtGQValidDataValidAddressOutputOECSAddresstWCts(A)tWDValidDataValidAddressInputWECSAddressth(D)45第45頁，課件共92頁，創(chuàng)作于2023年2月4-44-4-2、存儲單元的基本結(jié)構(gòu)1、RAMSRAMPMOSNMOSWLBLBLVDDT1T2T4T3T5T6QQDRAMWLBLT1C1CB46第46頁，課件共92頁，創(chuàng)作于2023年2月BL14-44-4-2、存儲單元的基本結(jié)構(gòu)2、ROM存儲1存儲0WLBLWLBLWLBLVDDWLBLWLWLVDDBL1例4-4-247第47頁，課件共92頁，創(chuàng)作于2023年2月4-44-4-2、存儲單元的基本結(jié)構(gòu)3、PROM熔絲MOSWLBL浮柵MOSWLBL疊柵注入MOSWLBL浮柵隧道氧化層MOSWLBL快閃MOSWLBL48第48頁，課件共92頁，創(chuàng)作于2023年2月4-44-4-2、存儲單元的基本結(jié)構(gòu)4、SAM49第49頁，課件共92頁，創(chuàng)作于2023年2月4-44-4-3、存儲地址譯碼A0R/W地址譯碼器AND0CS存儲陣列輸入/輸出緩沖器輸入/輸出控制電路DM

例4-4-3例4-4-4例4-4-5例4-4-6BiWi50第50頁，課件共92頁，創(chuàng)作于2023年2月44-5、可編程邏輯器件4-5-1、基本概念4-5-2、基本結(jié)構(gòu)4-5-3、CPLD的基本結(jié)構(gòu)4-5-4、FPGA的基本結(jié)構(gòu)51第51頁，課件共92頁，創(chuàng)作于2023年2月4-54-5-1、基本概念1、集成器件ASIC——專用集成電路PLD——可編程邏輯器件(PROM/PAL/GAL/CPLD)FPGA——現(xiàn)場可編程邏輯陣列SoC——片上系統(tǒng)2、分類按編程技術(shù)分,一次編程PLD——PROM可重復(fù)編程PLD——EPROMEEPROMSRAMISP——在系統(tǒng)可編程(EEPROM\FLASH)ICR——在電路可配置(SRAM)3、制造商Lattic——isp系列Altera——MAX\FLEX系列Xilinx——XC系列52第52頁，課件共92頁，創(chuàng)作于2023年2月4-54-5-2、基本結(jié)構(gòu)1、組合邏輯的電路結(jié)構(gòu)(1)與或陣列——ROM/PROM

與陣列、或陣列都不可編程與陣列不可編程、或陣列可編程與陣列可編程、或陣列不可編程與陣列、或陣列都可編程D3W0W1W2W3D2D1D0EN1EN1EN1EN1A1A0CS&&&&>1>1>1>1>1與或輸入緩沖輸出緩沖53第53頁，課件共92頁，創(chuàng)作于2023年2月與陣列不可編程、或陣列可編程如PROMW0W1W2W3D3D2D1D0A1A0&&&&>1>1>1>1>1

例4-5-154第54頁，課件共92頁，創(chuàng)作于2023年2月與陣列可編程、或陣列不可編程如PAL、GAL和HDPLDW0W1W2W3D3D2D1D0A1A0&&&&>1>1>1>1>1

例4-5-2例4-5-355第55頁，課件共92頁，創(chuàng)作于2023年2月與陣列、或陣列都可編程如PLAW0W1W2W3D3D2D1D0A1A0&&&&>1>1>1>1>1

例4-5-456第56頁，課件共92頁，創(chuàng)作于2023年2月與陣列、或陣列都不可編程W0W1W2W3D3D2D1D0A1A0&&&&>1>1>1>1>1ROMD3D2D1D0A1A0A1A0ANDOR57第57頁，課件共92頁，創(chuàng)作于2023年2月4-54-5-2、基本結(jié)構(gòu)1、組合邏輯的電路結(jié)構(gòu)(2)LUT——查找表(SRAM)ABCDEFGQXQY組合邏輯

7個輸入，其中5個來自外部，2個來自內(nèi)部邏輯塊的觸發(fā)器

2個輸出

25存儲單元多種組合邏輯選項58第58頁，課件共92頁，創(chuàng)作于2023年2月LUT的使用1、兩個獨立的4變量邏輯函數(shù)例4-5-659第59頁，課件共92頁，創(chuàng)作于2023年2月LUT的使用2、一個5變量的邏輯函數(shù)60第60頁，課件共92頁，創(chuàng)作于2023年2月LUT的使用3、6變量或7變量的邏輯函數(shù)61第61頁，課件共92頁，創(chuàng)作于2023年2月4-54-5-2、基本結(jié)構(gòu)2、時序邏輯的電路結(jié)構(gòu)輸入1S0選擇S1SLU置位時鐘復(fù)位DCQQSR宏單元LMC反饋選擇輸出選擇(1)同步可編程例4-5-762第62頁，課件共92頁，創(chuàng)作于2023年2月4-54-5-2、基本結(jié)構(gòu)2、時序邏輯的電路結(jié)構(gòu)(2)異步可編程輸入1S0選擇DCQQSRS1SLU宏單元LMC63第63頁，課件共92頁，創(chuàng)作于2023年2月LMC配置1.S1

S0=00輸入選擇LU1輸入選擇LU12.S1

S0=01置位時鐘復(fù)位DCQQSR選擇LU輸入1置位時鐘復(fù)位DCQQSR選擇LU輸入13.S1

S0=104.S1

S0=11組合類型時序類型例4-5-864第64頁，課件共92頁，創(chuàng)作于2023年2月4-54-5-2、基本結(jié)構(gòu)3、I/O結(jié)構(gòu)I/O引腳輸出控制輸出輸入輸出三態(tài)緩沖器輸入緩沖器65第65頁，課件共92頁，創(chuàng)作于2023年2月4-54-5-3、CPLD的基本結(jié)構(gòu)1、PLD的分類按電路結(jié)構(gòu)分

PROM-----與陣列、或陣列都可編程

PLA-----與陣列、或陣列都可編程PAL-----與陣列可編程、或陣列不可編程GAL-----與陣列可編程、或陣列不可編程CPLD-----與陣列可編程、或陣列不可編程FPGA-----LUT,CLB(可配置邏輯塊)2、CPLD的特點輸入數(shù)不確定

延遲時間難以控制

由小PLD組成

小PLD之間由互連矩陣連接66第66頁，課件共92頁，創(chuàng)作于2023年2月4-54-5-3、CPLD的基本結(jié)構(gòu)3、基本結(jié)構(gòu)的改進(jìn)(1)與陣列、或陣列的改進(jìn)輸入LULMCnS1LU

1S0LMCn-1輸入LMCn+1(2)LMC的改進(jìn)增加LMC中觸發(fā)器的數(shù)量

觸發(fā)器的結(jié)構(gòu)可控67第67頁，課件共92頁，創(chuàng)作于2023年2月4-54-5-3、CPLD的基本結(jié)構(gòu)4、全局和局部互連結(jié)構(gòu)全局總線局部PLD模塊68第68頁，課件共92頁，創(chuàng)作于2023年2月AlteraMAXPLD示例69第69頁，課件共92頁，創(chuàng)作于2023年2月LatticISPPLD示例OutputRoutingPool(ORP)OutputRootingPool(ORP)H3H2H1H0G3G2G1G0A0A1A2A3B0B1B2B3F3F2F1F0E3E2E1E0C1C2C3C0D0D1D2D3全局布線區(qū)(GRP)InputBusInputBusORPORPORPORPInputBusInputBusInputBusInpusBusOutputRoutingPool(ORP)OutputRoutingPool(ORP)InputBusInputBusCLK0CLK1CLK2IOCLK0IOCLK1ISP&BoundaryScanTAPI/O引腳測試引腳輸出布線區(qū)(ORP)邏輯塊ISP&BST時鐘分配輸入總線時鐘70第70頁，課件共92頁，創(chuàng)作于2023年2月4-54-5-4、FPGA的基本結(jié)構(gòu)1、AlteraFLEXAlteraFLEX800071第71頁，課件共92頁，創(chuàng)作于2023年2月4-54-5-4、FPGA的基本結(jié)構(gòu)2、XilinxXCXilinxXC3000可配置邏輯塊可編程開關(guān)矩陣可編程互連72第72頁，課件共92頁，創(chuàng)作于2023年2月4-54-5-4、FPGA的基本結(jié)構(gòu)2、XilinxXCCLB73第73頁，課件共92頁，創(chuàng)作于2023年2月4-54-5-4、FPGA的基本結(jié)構(gòu)2、XilinxXCPSM長線PSMPSMCLBCLBCLBCLBCLBCLBCLBPSMPSMCLBCLBCLBCLB雙長線單線××××PSM74第74頁，課件共92頁，創(chuàng)作于2023年2月總線A1

E1

A2E2A3E3例4-2-1:3態(tài)門的應(yīng)用75第75頁，課件共92頁，創(chuàng)作于2023年2月6QQCD12345&&&&&&0C0011保持Q111×1001111101

0011

0110111輸入××110001保持保持11×保持Q=1保持Q=0清除預(yù)置?邊沿觸發(fā)D觸發(fā)器的工作原理示例76第76頁，課件共92頁，創(chuàng)作于2023年2月例4-4-1:RAM

A0A1An-1地址譯碼器

W0W1W2n-1

存儲陣列R/W電路R/WCSD0D1Di

字線WL位線BL77第77頁，課件共92頁，創(chuàng)作于2023年2月輸出緩沖存儲陣列例4-4-2:ROMD3D2D1D0BLEN1EN1CSVDDEN1EN1W0W1W2W3WLVDDW0W1W2W3B0B1B2B3

1

1

1

178第78頁，課件共92頁，創(chuàng)作于2023年2月存儲容量為44的PROM需要多少條地址線？例4-4-3:DecoderA1A0W0W1W2W3001000010100100010110001W0W1W2W3&&&&A1A011W0W1W2W3A1A0VCC112條地址線79第79頁，課件共92頁，創(chuàng)作于2023年2月例4-4-4:譯碼器與ROMWLBL地址譯碼器存儲陣列輸出緩沖EN1EN1EN1D3W0W1W2W3D2D1D0A1A0CS11&&&&EN1

1

1

1

180第80頁，課件共92頁，創(chuàng)作于2023年2月例4-4-5:譯碼器與PROM用84的PROM實現(xiàn)邏輯函數(shù)

W0

W1

W2

W3

&

&

&

&

B

C

B0

B1

1

A

W4

W5

W6

W7

&

&

&

&

F

1

1

1

1

1

1

B2

B3

81第81頁，課件共92頁，創(chuàng)作于2023年2月用EPROM器件2716實現(xiàn)一個存儲容量為2048×16的存儲器。例4-4-6:譯碼器與PROM1、EPROM2716的引腳圖A0A1A10地址譯碼器P0P1P2047輸出緩沖器

20488存儲陣列D0D1D782第82頁，課件共92頁，創(chuàng)作于2023年2月2、設(shè)計電路例4-4-6:譯碼器與PROM用EPROM器件2716實現(xiàn)一個存儲容量為2048×16的存儲器。83第83頁，課件共92頁，創(chuàng)作于2023年2月確定