淺析摩爾定律對半導體技術產業(yè)的影響

淺析摩爾定律對半導體技術產業(yè)的影響

自1965年發(fā)明以來，該法律一直在推動世界中部部門實現更低的成本、更大的市場和更高的經濟效益。然而,隨著半導體技術逐漸逼近硅工藝尺寸極限,摩爾定律原導出的“IC的集成度約每隔18個月翻1倍,而性能也將提升1倍”的規(guī)律將不再適用。為此,國際半導體技術路線圖組織(ITRS)在2005年的技術路線圖中,即提出了“后摩爾定律”(More-than-Moore)的概念。近年的技術路線圖更清晰地展現了這種摩爾定律與“后摩爾定律”相結合的發(fā)展趨勢,并認為“后摩爾定律”在應用中的比重會越來越大。ITRS組織針對半導體產業(yè)近期(2007~2015年)和遠期(2016~2022年)的挑戰(zhàn),在技術路線制定上,提出選擇兩種發(fā)展方式:一是,繼續(xù)沿著摩爾定律按比例縮小的方向前進,專注于硅基CMOS技術;二是,按“后摩爾定律”的多重技術創(chuàng)新應用向前發(fā)展,即在產品多功能化(功耗、帶寬等)需求下,將硅基CMOS和非硅基等技術相結合,以提供完整的解決方案來應對和滿足層出不窮的新市場發(fā)展。其中,“后摩爾定律”技術被業(yè)界認為,其在IC產品創(chuàng)新開發(fā)中的比重將越來越凸顯(如圖1所示)。當前,半導體業(yè)現處于32nm制程時代,預估到2019年左右會進入16nm制程。在這種情況下,電子電路技術和電路設計的概念將進入一個新的發(fā)展階段,電子封裝技術在重要性和價值方面都將得到提升。在被稱作“超越摩爾定律”的新興范式下,無論物理上還是應用上,在Z軸方向組裝都將變得越來越重要(見圖1所示)。也許半導體產業(yè)仍然會維持摩爾定律(Moore’sLaw)的發(fā)展速度,但這是通過封裝技術的不斷提升彌補了產業(yè)制程萎縮的瓶頸,封裝業(yè)在半導體領域中的地位愈加凸顯,而決不是處于從屬地位。“后摩爾定律”對半導體技術產業(yè)化發(fā)展具有強大的推動力。它一方面使半導體技術從過去投入巨額資金追隨工藝節(jié)點的推進,轉到投資市場應用及其解決方案上來;同時,從過去看重系統(tǒng)中的微處理器和存儲器技術的發(fā)展趨勢,轉向封裝技術、混合信號技術等綜合技術創(chuàng)新;從過去的半導體公司與客戶、供應商之間的一般買賣關系,轉向建立緊密的戰(zhàn)略聯盟,形成大生態(tài)系統(tǒng)的關系;尤其是,3D集成技術中的硅直通孔(Through-SiliconVia,TSV)封裝技術,有可能引發(fā)世界半導體技術發(fā)展方式的根本性改變。對比傳統(tǒng)的摩爾定律,“后摩爾定律”并不是一個定律,因為它沒有像摩爾定律那樣提出某些業(yè)界可以遵循的數字化概念。但它也向我們揭示了一些新的趨勢,即業(yè)界除了會延續(xù)摩爾定律對集成度、性能的追求外,還會利用更多的技術,例如,模擬/射頻、高壓電源、傳感器和驅動器、生物芯片以及SiP封裝技術等,提供具有更高附加價值的系統(tǒng)?？梢钥闯?后摩爾定律比傳統(tǒng)的摩爾定律更為復雜。傳統(tǒng)的摩爾定律要求業(yè)界投入大量的資金開發(fā)更先進的硅工藝,但后摩爾定律則需要業(yè)界將投資更多地轉向客戶定制方案,它所涉及的技術領域也更廣。其中有兩個重點的技術領域:一是封裝技術,二是混合信號技術。由于傳統(tǒng)的摩爾定律只主導著一個系統(tǒng)中的處理器和存儲器的發(fā)展趨勢,這些器件可能只占系統(tǒng)總器件數目的10%。除了這些器件外,一個系統(tǒng)中還會有電源、天線、濾波器、傳感器和驅動電路、轉換器、開關以及電阻和電容。如果一味地將這些技術集成到單芯片中,實現的效果可能會并不理想,因此業(yè)界正以很大的熱情去開發(fā)SiP(系統(tǒng)級封裝)等封裝技術。除了封裝技術以外,混合信號半導體技術、MEMS技術、化學、生物技術都將會與CMOS邏輯技術相融合,去提供一個微系統(tǒng)。1半導體業(yè)的發(fā)展現狀半導體業(yè)現處于32nm制程時代,預估到2019年左右會進入16nm制程。設計一款45nmSoC,非人工花費就達2000~5000萬美元,而32nm預計是7500~12000萬美元。而一款130nmSoC,僅需不到500萬美元。即便是年收入超過20億美元的IC設計公司也可能無力負擔如此高昂的成本,而全球年收入超過20億美元的IC設計公司不超過10家。也就是說絕大多數IC設計公司都不可能進入45nm或32nm時代。也許半導體產業(yè)仍然會維持摩爾定律(Moore’sLaw)的速度前進,因為封裝產業(yè)彌補了制程萎縮的瓶頸,封裝產業(yè)將在后摩爾定律時代大放異彩,而決不是處于從屬地位。盡管摩爾定律仍持續(xù)前進,可是卻呈現有放慢的趨勢。半導體業(yè)現在處于32nm制程時代,預估到2019年左右會進入16nm制程,這期間相差了約11年。然而,愈來愈多的業(yè)者試圖打破摩爾定律,尋找如何能提升技術效益的方法。新一代的封裝技術如堆疊式、硅通孔(ThroughSiliconVia;TSV)等出現。通過三維空間堆疊,以增加裸芯片容量,補足摩爾定律放緩的問題。封裝業(yè)者相信,他們能夠扮演推動產業(yè)下一代成長的主要角色。近年來封裝業(yè)的技術成長速度已勝過其它半導體業(yè)者。封裝產業(yè)的發(fā)展,在過去五年的封裝型態(tài)數量即比過去5~10年間快了4~5倍。因此,當封裝及測試正在不斷進步的同時,而前段制程產業(yè)的進步速度則在放慢。由于投資于新一代尖端制程的設計成本相當龐大,而設計也愈趨復雜。再者,現今市場是由消費性電子市場所主導,也就是說,消費者要求且期待的是便宜、小巧及功能更強的產品。因此,半導體銷售業(yè)者尋求的是更獨特的設計或封裝方式。目前最普遍的封裝方式為在一芯片上綜合所有技術于系統(tǒng)單芯片(SoC)內,而封裝公司也已確實設計出附帶多功能芯片的解決方案。封裝技術發(fā)展的趨勢在于“向厚度空間發(fā)展”,封裝廠已提供3D封裝方案,以系統(tǒng)級封裝(SiP)為例,通過引線鍵合的方式連接芯片做堆疊,節(jié)省了模塊的空間。半導體業(yè)者可依其需求選擇SoC,或是3D封裝。一般來說,客戶追求尺寸更小、功能更強的解決方案。但與此同時,業(yè)者也須考慮成本、效能、功能、產品面市、散熱性及耗電性等其它因素。比如說,SoC所需之設計成本與時間相對較高,過程的掌控較為困難,相較之下,SiP技術的風險小,適合用于大量與可長時間整合的應用,但整體性能則受其連接器的長度影響。然而,SiP已演進成可與SoC并駕齊驅的方法,為不同的市場需求提供比SoC更優(yōu)秀的技術。個別的SiP比SoC在許多的應用上擁有更多整合上的彈性、更快的上市時間、更低的研發(fā)成本、更低的工程修改費用(NRE)及更低的產品成本。SiP并不是高階、單晶及硅整合的替代品,而是與SoC互補的解決方案。23D-TSV技術引領封裝革命現在一種最先進的硅通孔封裝技術TSV(Through-SiliconVias)出現了,也就是所謂的3DIC。這項技術將大幅度提高芯片的晶體管密度(立體密度),使半導體產業(yè)可以超越摩爾定律的發(fā)展速度。在圖像傳感器、MEMS領域TSV已經大量出貨,并將快速擴展到內存領域,成為半導體產業(yè)發(fā)展速度最快的領域。TSV作為新一代封裝互連技術,是通過在芯片和芯片之間,晶圓和晶圓之間制造垂直通孔,通過Z方向通孔實現互連,極大程度地縮短了芯片互連的長度,實現芯片間互連的最新技術。與以往的IC封裝鍵合和使用凸點的疊加技術不同,TSV能夠在三維方向使得堆疊密度最大,而外形尺寸最小,大大改善了芯片速度和低功耗性能。3D集成的好處包括可獲得更小的外形尺寸,增加封裝密度,可以滿足帶寬要求,提高RF和功耗性能,降低成本?？煽啃砸彩撬囊淮髢?yōu)勢,因為可以利用3DTSV取代引線鍵合或倒裝互連,利用3D堆疊晶圓級光學元件取代注塑模透鏡模組,通過若干層的垂直集成,可制造出可靠性更高的系統(tǒng)。此外,3D技術還能夠有力推動新系統(tǒng)在汽車、電信和消費市場等環(huán)境惡劣且空間受限的應用環(huán)境中的使用。目前WL-CSPCMOS圖像傳感器將從邊緣互連結構轉向真正的3D-TSV架構。根據開發(fā)方案的具體要求,通孔將被部分填充銅或者是完全填充多晶硅或鎢。I/O的數目將擴大至每芯片數百互連,同時有在圖像傳感器下堆疊DSP的趨勢。3D技術還有益于MEMS與其ASIC的整合。無線系統(tǒng)級封裝(SiP)將能夠整合不同光刻節(jié)點的異質層和不同基板。3D晶圓級封裝平臺已投入使用,可用背面有通孔的晶圓來生產CMOS圖像傳感器。它的應用范圍還將擴展到功率放大器模塊。而且,針對堆疊存儲器和邏輯芯片的3DTSV堆疊平臺也在開發(fā)中。向前通孔(Via-First)結構轉變是另一個發(fā)展趨勢,目前通孔直徑可小至1~5μm,互連數目可達每芯片500~2000。同時,一些MEMS應用也開始采用3D內插器模塊平臺來整合ASIC和MEMS芯片。這種技術平臺還可能運用到許多SiP中。3D集成實際上是一種系統(tǒng)級集成結構,其中的TSV技術,是芯片制造與封裝技術相融合的集成技術。據市場研究機構YoleDeveloppement統(tǒng)計,到2013年,TSV市場規(guī)模將從目前的不足3億美元擴展到20億美元以上,是半導體產業(yè)發(fā)展速度最快的領域。其中59%的3D系統(tǒng)級集成結構(圖2所示),將采用多層平面器件的堆疊形式,并經由穿透硅通孔(TSV)的半導體工藝連接起來;到2015年,3D-TSV晶圓的出貨量將達數百萬片,并可能對25%的存儲器業(yè)務產生影響。2015年,除了存儲器,3D-TSV晶圓在整個半導體產業(yè)的份額也將超過6%。同時,還將促進相關設備和材料的推陳出新,它們的市場規(guī)模也將分別在2013年和2015年達到10億美元。3mems-密合成鹽封裝材料傳統(tǒng)的封裝技術要承擔每個芯片的制造成本。晶圓經過劃片工藝之后,接下來就要在每一個分好的獨立芯片上完成管芯粘貼,引線鍵合和密封處理等工藝步驟。隨著芯片的不斷縮小,每個晶圓的封裝成本很可能會提高。為了從某種程度上將這一成本的影響降到最小,目前已從劃片之前的晶圓就開始越來越多地融入封裝工藝步驟了。就半導體產業(yè)鏈而言,整體產業(yè)將劃分成前、中、后段制程。前段制程(Front-end)涵蓋IC設計與晶圓制造,中段(middle-end)包含晶圓研磨薄化、重新布線(RedistributionLayer;RDL)、凸點制作及3DTSV等制程,其中后鈍化層包括再分配層、應力緩沖層、焊料凸點淀積層及其它等。而后段(Backend)則為封裝與測試。中段的凸點制作種類多元,制程相當復雜,包括焊料凸點或銅凸點及后續(xù)的布線等制程。在未來3D集成技術持續(xù)發(fā)展下,MEMS與無線通信芯片功能將被整合在單一SiP封裝平臺?？梢灶A見MEMS與DRAM產業(yè)將進行大洗牌,封測大廠的中段時代已經來臨,封裝業(yè)將進入一個全盛的百花齊放時代。4裝備制造企業(yè)的發(fā)展歷程半導體及集成電路封裝與其裝備有著十分密切的關系。裝備是封裝的基礎和保證,一代裝備造就一代集成電路及一代封裝。后道封裝線中四要素——設備、工藝、材料和環(huán)境這種相互依存、相互促進、共同發(fā)展。國際上,插裝型的封裝如DIP所占的市場份額越來越小,制造DIP的封裝設備正在減少,而表面安裝型的封裝所占份額越來越多,PQFP、SOP、PB-GA的封裝設備已成為主流。近年來,CSP、3D疊層封裝的制造設備呈現強勁的增長勢頭。以SiP、POP、3D疊層封裝為代表的先進封裝技術已成為當今引領整個半導體產業(yè)向更高階段發(fā)展,進入了二次集成的新技術時代。隨著全球電子信息技術的飛速發(fā)展,電子產品封裝的重要性和電子產品封裝工藝設備的作用和地位日漸突出。為滿足不同工藝階段的封裝需求,各封裝工藝設備的性能也在不斷地創(chuàng)新和提高,工藝被更多的物化在設備之中,涌現出了許多提供“總體解決方案”的封裝工藝設備。目前,裝備制造商的職責已發(fā)生了根本性的轉變,在20世紀70年代只是單純地提供硬件設備,進入80年代后既要提供硬件設備又要提供軟件(含工藝菜單)。到了90年代,設備制造商除了要提供硬件設備、軟件外,還要承擔工藝控制。進入21世紀后,裝備制造商除了要提供硬件設備、軟件及工藝控制外,還將承擔工藝集成服務在內的總體解決方案。這種模式已經成為設備開發(fā)中的一種變革。5tsv封裝設備目前TSV技術還正處在研究階段,并且己有少量產品開始使用。EVGroup,SUSSMicroTecandSemitool等設備廠家均在開發(fā)TSV技術。己經開始銷售不少與TSV技術相關的設備。盡管TSV制程的集成方式非常多,但都面臨一個共同的難題,大多數情況下TSV制作都需要打通不同材料層,包括硅材料、IC中各種絕緣層或導電的薄膜層?？涛g工藝是關鍵,晶圓減薄、晶圓分割和晶圓鍵合、以及測量和檢測等也都是目前技術開發(fā)的熱點。實際上與TSV技術相關的封裝設備有芯片減薄;PVD技術淀積;CVD氧化層;CMP阻隔層;銅電鍍工藝,對通孔進行填充;RIE等離子體刻蝕;增強型濺射設備;由于電鍍成本大大低于PVD/CVD,通孔填充一般采用電鍍銅的方法實現。其中芯片減薄;RIE等離子體深硅刻蝕、銅電鍍及CMP平坦化是疊層3D封裝的關鍵工藝設備。5.1深硅蝕刻dse深層反應離子刻蝕工藝(DRIE)是基于“Bosch工藝”的原理(也被稱作“切換式刻蝕工藝”),可以提供一種極好的各向異性的高速刻蝕硅的方法,同時保持非常高的刻蝕抗蝕劑選擇比。這個方法是在等離子刻蝕系統(tǒng)中,循序重復刻蝕和聚合物淀積步驟。聚合物淀積步驟會在硅導孔側壁上形成防護膜,防止側向刻蝕?？涛g步驟是被優(yōu)化的,先從刻蝕結構底部去除沉積聚合物,接著以高刻蝕速率刻蝕其下的硅。?在淀積步驟中,C4F8被用來在所有暴露表面下沉積抗蝕刻的聚合物。在下一步蝕刻步驟之前,聚合物從深孔底部被各向異性地去除(側壁仍有聚合物保護),這樣以便在通孔蝕刻過程中,側壁可以防止橫向蝕刻而受到保護。如此,通過一系列各向異性的蝕刻和淀積得到近似垂直的蝕刻剖面,而側壁產生微小的類似缺口和小扇形的特點,導致了通孔側壁的粗糙度(見圖3)。整合的深硅蝕刻(DSE)/和先進的定向濺射工藝的開發(fā),能用來提供更佳的通孔底部和側壁金屬覆蓋特性,甚至對于深寬比高達30:1的垂直側壁形貌也能達到很好的覆蓋率。Oerlikon公司深硅蝕刻(DSE)系統(tǒng)(見圖4)能在晶圓上刻蝕平滑的通孔,而無側壁垂懸物和小扇形邊。這使物理氣相沉積(PVD)金屬薄膜層的連續(xù)覆蓋具有可行性。在深寬比30:1特性下,底部金屬連續(xù)覆蓋率仍可達9%,再通過電鍍能提供足夠的并行填充。該過程能克服物理氣相沉積(PVD)和銅電鍍金屬化在當前3D封裝應用中的局限性。用于三維IC的TSV刻蝕設備必須將刻蝕腔體清洗步驟設計成常規(guī)清洗流程,使設備能夠在生產和清洗模式之間迅速轉換,使得腔室始終保持純凈狀態(tài),同時滿足高量產對速度、工藝可預見性和工藝重復的要求;這類刻蝕系統(tǒng)還必須具有單臺設備刻蝕所有材料的工藝處理能力,盡可能減小設備和設施的成本,消除工藝轉移和排隊造成的延遲,為客戶在產能和設備擁有成本方面提供競爭力。另外,由于目前高端IC產品都使用300mm晶圓,保證晶圓表面工藝處理的均勻性,TSV的刻蝕需要使用感應耦合等離子源(ICP)。圖5所示為采用LamResearch公司的Syndio2300刻蝕系統(tǒng)處理的300mm晶圓TSVSEM照片?？涛g層包括60μm厚硅材料和0.5μm的氧化層,晶圓中心(左)與邊緣處(右)的圖形顯示了良好的刻蝕均勻性。5.2在生產技術方面的應用TSV制造工藝的細節(jié)取決于不同的集成選擇。除了通孔的尺寸和形狀之外,還需要考慮通孔需要穿透哪些材料以及避免等離子造成損傷。通常,不同的材料需要不同的刻蝕氣體和不同的等離子條件。要制作穿透不同材料的通孔,可以通過晶圓在不同的反應腔體之間的轉移(集成處理)來實現,而每個反應腔體都使用不同氣體而且通常擁有不同設計,也可以通過在同一個反應腔內改變化學氣體(原位處理)來實現。圖6展示了Oerlikon公司用于300mm晶圓先進封裝和背面金屬化的模塊組合式刻蝕平臺,它由集成2個片架臺和6個工藝模塊的8個接口組成。圖7給出了AVIZA公司開發(fā)的VersalisfxP200/300mm工藝平臺,是專為利用硅通孔技術加工三維封裝集成電路而設計,包括蝕刻、PVD及CVD設備。亞微納技術公司(AVIZATechnology)為三維封裝推出VersalisfxP系統(tǒng)(見圖8)。它是一個200/300mm集群系統(tǒng),專為利用硅通孔(TSV)技術制造三維集成電路而設計。亞微納公司在開發(fā)此類獨一無二的研發(fā)用工藝整合解決方案方面處于領先地位,該技術可包含數個不同工序,包括蝕刻、PVD及CVD,其目的是為了提供快速制造出功能性三維集成電路并加速此類產品市場投入的速度。AVIZA公司正在積極推進對于TSV研發(fā)和試產,理想的方案是擁有完成TSV所需的四大獨立關鍵工藝步驟的成套整合設備:TSV刻蝕、CVD襯墊、襯墊刻蝕及PVD,由于能夠在一個平臺上將這些工藝無縫地轉移到生產環(huán)境中,允許研發(fā)者連接各自獨立的工藝而不破壞真空;整合系統(tǒng)避免了因工藝問題導致的各設備廠商反饋延遲,及時發(fā)現問題并優(yōu)化、配置置入生產系統(tǒng),客戶能夠以高性價比和高效率的方式開發(fā)TSV制程,這在傳統(tǒng)配置型的單一制程系統(tǒng)上是無法實現的。該公司的VersalisfxP平臺最多能夠連接6個加工模塊,每個獨立模塊都經過了應用于多種產品生產上的驗證,如在晶圓片上的封裝、MEMS以及PowerIC等,集合了電鍍所需的已開通孔的關鍵工藝。同時提供TSV量產時所需的最大生產力,可以通過將獨立制程模塊分拆、安裝在額外處理器上實現,每個模塊專門負責各自獨立的工藝。5.3疊層封裝高度晶圓減薄技術,在芯片疊層封裝技術方面是至關重要的,因為它降低了封裝高度,并能夠使芯片疊加而不增加芯片疊層封裝的總高度。智能卡和RFID是體現薄型晶圓各項要求最薄的單芯片應用形式。晶圓的減薄技術目前一般綜合采用研磨、深反應離子刻蝕法(DRIE)和化學機械拋光法(CMP)等工藝,通常減薄到小于50μm,當今可減薄至10~15μm,為確保電路的性能和芯片的可靠性,業(yè)內人士認為晶圓減薄的極限為20μm左右。5.3.1晶圓的磨片和拋光目前業(yè)界的主流解決方案是采用東京精密公司所率先倡導的一體機思路,將晶圓的磨削、拋光、保護膜去除、劃片膜粘貼等工序集合在一臺設備內,通過獨創(chuàng)的機械式搬送系統(tǒng)使晶圓從磨片一直到粘貼劃片膜為止始終被吸在真空吸盤上,保持平整狀態(tài)。當晶圓被粘貼到劃片膜上后,比劃片膜厚還薄的晶圓會順從膜的形狀而保持平整,不再發(fā)生翹曲、下垂等問題,從而解決了搬送的難題。東京精密公司的PG200/300RM減薄機配置了磨片和拋光的集成體。通過一個帶有4個真空吸盤的大圓盤回轉臺的360°順時針旋轉,使晶圓在不用離開真空吸盤的情況下就可以順次移送到粗磨、精磨、拋光等不同的加工位,完成整個減薄的過程。這一獨創(chuàng)的設計完全克服了磨片后晶圓的嚴重翹曲所造成的難以搬送到拋光機的問題。同時也避免了磨片后的嚴重翹曲使表面損傷擴大,進而破裂的危險。超薄化工藝的主要問題有兩方面:(1)磨片工藝產生的損傷層的去除及應力減小;(2)磨片工藝到劃片膜貼膜工藝之間各工序間晶圓的傳運。東京精密公司倡導的一體機解決方案,很好地解決了上述問題,并成為了量產中超薄晶圓工藝的主流選擇。為了滿足減薄精加工研削時的要求,作為在設備方面的重要應對方法之一就是如何把因減薄加工導致機械強度下降而變得極其容易破損的晶片安全地在各設備之間進行傳輸。在搬運系統(tǒng)中除了使用與晶片直徑相同的傳輸吸盤以外,還采用了可清潔吸盤表面,防止晶片與吸盤之間粘附顆粒狀污物的清洗功能。另外,在整個傳輸過程中盡量避開手動方式,采用了從研削、DAF膠膜粘貼、切割框架粘貼、到表面保護薄膜剝離等一系列工序的一體化晶圓減薄系統(tǒng)(見圖9),從而能夠有效地解決晶片破損的問題。5.3.2改進的臨時鍵合技術臨時鍵合概念:首先,載體晶圓為薄晶圓提供了機械上的支持保護,這樣就可以通過標準晶圓制造廠的設備來進行背面處理。對于非常薄的晶圓,實現了整體的晶圓級的工藝處理。因此,通過臨時鍵合和解鍵合技術,利用晶圓廠的每臺設備都能夠處理薄晶圓,而無需重新改裝設備,而且不需特殊的終止受動器、夾具或晶圓盒。事實上,用于厚晶圓的工藝也可用于堆疊晶圓的鍵合。此外,可根據技術發(fā)展藍圖,將這種方法升級,從而實現更薄晶圓的量產和不同產品的設計,并實現與多個金屬層相關聯的不同晶圓壓力水平,等等。因此,臨時鍵合概念確保了利用制造廠現有的設備來處理薄晶圓。EVGroup攜手BrewerScience共同開發(fā)了一個全面的解決方案(見圖10所示),包括工藝過程、材料以及設備。BrewerScience是聚合物工程方面的專業(yè)供應商,該公司已開發(fā)了一種新的高溫可旋轉噴涂的粘合劑,主要用于臨時鍵合,名為WaferBONDHT的晶圓鍵合系列和WaferBONDHT250材料。這種材料是一種商業(yè)可用的材料,實現了在220℃的高溫范圍內處理晶圓,并能夠持續(xù)較長一段時間。接下來,在完成背面處理之后,將器件晶圓從載帶上解鍵合分離。這種熱塑材料,能夠允許“滑動”鍵合分離機制。雖然它的速度很快,但對于薄晶圓來說,仍然不失為一個相當緩和的工藝過程,能夠避免晶圓破損的風險。最后,通過使用標準的極性溶劑,能夠很輕松地清潔晶圓。圖11所示為EVG850臨時鍵合/解鍵合系統(tǒng),EVG公司與BrewerScience共同開發(fā)的WaferBONDHT晶圓鍵合系列粘合劑已經取得了EMC3D聯盟的認證,實現了面向硅通孔制造的薄晶圓工藝。