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FEATURESFEATURES基于基于FPGA的多種形式分頻的設(shè)計(jì)與實(shí)現(xiàn) 分頻器是數(shù)字系統(tǒng)設(shè)計(jì)中的基本電VHDL硬QuartusⅡ3.0開發(fā)平臺(tái)，使用Altera公司的FPGA頻器。采用FPGA實(shí)現(xiàn)半整數(shù)分頻器，可以模N的計(jì)數(shù)器，再設(shè)計(jì)一實(shí)現(xiàn)分頻系數(shù)為N-對(duì)異或門加一個(gè)使能控

和計(jì)數(shù)器計(jì)數(shù)狀態(tài)值的控

圖1所示。二、VHDL現(xiàn)通過設(shè)計(jì)一個(gè)可以實(shí)現(xiàn)8.5分頻，等172、4、8、16、32及占空比為1∶8和4∶5的9分頻等多種形式FPGA實(shí)現(xiàn)。由帶使能端的異或門、模N計(jì)數(shù)器和一2個(gè)2D觸發(fā)器來完的Q反輸出端反饋回輸入端D，將計(jì)數(shù)器入端。各功能模塊的VHDL語言實(shí)現(xiàn)如

模N以調(diào)用lp庫中的計(jì)數(shù)器模塊，也可以VHDL語言自己設(shè)計(jì)一個(gè)模N器。本設(shè)計(jì)采用VHDL語言設(shè)計(jì)一個(gè)最大模值為16

語言描述略。 2004.FEATURESFEATURESxor_en置低電平即可在qxiao輸出占空比為1∶8的9分頻信號(hào)；在qzheng2輸出占空比為3

時(shí)將計(jì)數(shù)器模塊的計(jì)數(shù)改變計(jì)數(shù)器的計(jì)數(shù)狀態(tài)式的分頻。本設(shè)計(jì)在AlteraEP1K50QC208-3構(gòu)成的4xor_enc輸出ab的異或值。當(dāng)xor_enc輸出信號(hào)b。VHDL語言略。a反。其VHDL語言略。然后通過元件例化的方法，調(diào)用各元件，實(shí)現(xiàn)整個(gè)分頻器。其VHDL

時(shí)端口qa、qb、qc匹配為open狀態(tài)，同時(shí)占用8個(gè)邏輯單元（logicqzheng端得到等占空比的17分頻。設(shè)clk為170MHz，則qxiao輸出為20MHz，qzheng出為10MHz 我們?cè)谠O(shè)計(jì)模擬雷達(dá)脈沖信號(hào)和用FPGA開發(fā)擴(kuò)頻芯片旨在

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