數(shù)電課后習(xí)題和答案解析

./題1.1完成下面的數(shù)值轉(zhuǎn)換：〔1將二進(jìn)制數(shù)轉(zhuǎn)換成等效的十進(jìn)制數(shù)、八進(jìn)制數(shù)、十六進(jìn)制數(shù)。①〔00111012②〔11011.1102③〔1101101112解：①〔00111012=1×24+1×23+1×22+1×20=<29>10〔00111012=<0011101>2=<35>8〔00111012=<00011101>2=<1D>16②<27.75>10,<33.6>8,<1B.C>16；③<439>10,<667>8,<1B7>16；〔2將十進(jìn)制數(shù)轉(zhuǎn)換成等效的二進(jìn)制數(shù)〔小數(shù)點(diǎn)后取4位、八進(jìn)制數(shù)及十六進(jìn)制數(shù)。①〔8910②〔180010③〔23.4510解得到：①<1011001>2,<131>8,<59>16；②>2,<3410>8,<708>16③<10111.0111>2,<27.31>8,<17.7>16；〔3求出下列各式的值。①〔54.216=〔10②〔1278=〔16 ③〔3AB616=〔4解①<84.125>10；②<57>16；③<3222312>4；題1.2寫出5位自然二進(jìn)制碼和格雷碼。題1.3用余3碼①〔810 ②〔710 ③〔310解〔11011；〔21010；〔30110題1.4直接寫出下面函數(shù)的對(duì)偶函數(shù)和反函數(shù)。解題1.5證明下面的恒等式相等1、<AB+C>B=AB+BC=AB<C+C'>+<A+A'>BC=ABC+ABC'+ABC+A'BC=ABC+ABC'+A'BC2、AB'+B+A'B=A+B+A'B=A+B+B=A+B3、左=BC+AD,對(duì)偶式為<B+C><A+D>=AB+AC+BD+CD右=<A+B><B+D><A+C><C+D>,對(duì)偶式為：AB+AC+BD+CD對(duì)偶式相等,推得左=右。4、<A+C'><B+D><B+D'>=<A+C'><B+BD+BD'>=<A+C'>B=AB+BC'題1.7在下列各個(gè)邏輯函數(shù)中,當(dāng)變量A、B、C為哪些取值組合時(shí),函數(shù)Y的值為1。Y=AB+BC+A'C=AB<C+C'>+BC<A+A'>+A'C<B+B'>=m7+m6+m1+m3使以上四個(gè)最小項(xiàng)為1時(shí),Y為1.即：111；110；011；001〔2000,001,011,100〔3100,101,000,011,010,111〔4110,111,010題1.8列出下面各函數(shù)的真值表題1.9在舉重比賽中,有甲、乙、丙三名裁判,其中甲為主裁判,乙、丙為副裁判,當(dāng)主裁判和一名以上〔包括一名副裁判認(rèn)為運(yùn)動(dòng)員上舉合格后,才可發(fā)出合格信號(hào)。列出該函數(shù)的真值表。設(shè)A為主裁判,真值表如下表所示。題1.10一個(gè)對(duì)4邏輯變量進(jìn)行判斷的邏輯電路。當(dāng)4變量中有奇數(shù)個(gè)1出現(xiàn)時(shí),輸出為1；其他情況,輸出為0。列出該電路的真值表,寫出函數(shù)式。題1.11已知邏輯函數(shù)真值表如右表所示,寫出對(duì)應(yīng)的函數(shù)表達(dá)式。將Y為1對(duì)應(yīng)的最小項(xiàng)相加,就可以得到函數(shù)式。Y=m1+m2+m4+m5+m7=A'B'C+A'BC'+AB'C'+AB'C+ABC同理可以得到題1.12的函數(shù)式：Y=A'B'C'D+A'B'CD'+A'BC'D'+A'BCD+AB'C'D'+AB'CD+ABC'D+ABCD'題1.13寫出如下圖所示的各邏輯圖對(duì)應(yīng)的邏輯函數(shù)式。題1.14寫出如下圖所示的各邏輯圖對(duì)應(yīng)的邏輯函數(shù)式。Y1=<<A+B>'C>'+<C'D>'Y2=<<AB'>E+<B'CD>E>'題1.15利用公式法將下列各函數(shù)化為最簡(jiǎn)與或式。<1>Y=AB'C+A'+B+C'=B'C+A'+B+C'=C+A'+B+C‘=1<2>Y=<A'BC>'+<AB'>'=A+B'+C'+A'+B=1<3>Y=AB'CD+ABD+AC'D=AD<B'C+B+C'>=AD<4>Y=AB'<A'CD+<AD+B'C'>'>'<A'+B>=AB'<A'CD+<AD+B'C'>'>'<AB'>'=0<5>Y=AC<C'D+A'B>+BC<<B'+AD>'+CE>'=BC<B'+AD><CE>'=ABCDE<6>Y=AC+AC'D+AB'E'F'+B<D+E>+BC'DE'+BC'D'E+ABE'F=AC+AD+AB'E'F'+B<D+E>+BC'<D+E>+ABE'F=AC+AD+B<D+E>+AE'<B⊙F>題1.16寫出下圖中各邏輯圖的邏輯函數(shù)式,并化簡(jiǎn)為最簡(jiǎn)與或式。<a>Y=<<AB'C>'<BC'>'>'=AB'C+BC'<b>Y=<<A'+B>'+<A+B'>'+<B+C'>'>'=<A'+B><A+B'><B+C'>=<AB+A'B'><B+C'>=AB+A'B'C'<c>Y1=<<AB'>'<AD'C>'>'=AB'+AD'CY2=<<AB'>'<AD'C'>'<A'C'D><ACD>>'=AB'+AD'C'+A'C'D+ACD=AB'+AD'C'+A'C'D+ACD<d>Y1=<<<AB>+<A+B>C>'>'=AB++<A+B>C=AB+BC+ACY2=<A+B>+C=BC+AC題1.17將下列各函數(shù)式化為最小項(xiàng)之和的形式。Y=A'BC+AC+B'C=A'BC+A<B+B'>C+<A+A'>B'C=A'BC+ABC+AB'C+A'B'CY=AB+<<BC>'<C'+D'>'>'=AB+B+C'+D'=B+C'+D'=∑m<0,1,2,4,5,6,7,8,9,10,12,13,14,15>Y=AB'C'D+BCD+A'D=∑m<1,3,5,7,9,15>Y=<<A+B><C+D>>'=A⊙B+C⊙D=∑m<0,1,2,3,4,7,8,11,12,13,14,15>題2-1三極管的開關(guān)特性指的是什么？什么是三極管的開通時(shí)間和關(guān)斷時(shí)間？若希望提高三極管的開關(guān)速度,應(yīng)采取哪些措施？解：三極管在快速變化的脈沖信號(hào)的作用下,其狀態(tài)在截止與飽和導(dǎo)通之間轉(zhuǎn)換,三極管輸出信號(hào)隨輸入信號(hào)變化的動(dòng)態(tài)過程稱開關(guān)特性。開通時(shí)間是指三極管由反向截止轉(zhuǎn)為正向?qū)ㄋ钑r(shí)間,即開啟時(shí)間〔是三極管發(fā)射結(jié)由寬變窄及基區(qū)建立電荷所需時(shí)間關(guān)斷時(shí)間是指三極管由正向?qū)ㄞD(zhuǎn)為反向截止所需的時(shí)間,即關(guān)閉時(shí)間〔主要是清除三極管內(nèi)存儲(chǔ)電荷的時(shí)間三級(jí)管的開啟時(shí)間和關(guān)閉時(shí)間總稱為三極管的開關(guān)時(shí)間,提高開關(guān)速度就是減小開關(guān)時(shí)間。因?yàn)橛械拇笮∈菦Q定三極管開關(guān)時(shí)間的主要參數(shù)。所以為提高開關(guān)速度通常要減輕三極管飽和深度題2-2試寫出三極管的飽和條件,并說明對(duì)于題圖2-62的電路,下列方法中,哪些能使未達(dá)到飽和的三極管飽和.解：三極管的飽和判斷條件為所以,能使未達(dá)到飽和的三極管飽和的方法：題2-3電路如圖2-63所示,其三極管為硅管,=20,試求小于何值時(shí),三極管T截止；大于何值時(shí),三極管T飽和；題2-5為什么說TTL反相器的輸入端在以下4種接法下都屬于邏輯0？<1>輸入端接地。<2>輸入端接低于0.8V的電源。<3>輸入端接同類門的輸出低電壓0.2V。<4>輸入端接200解：〔2因?yàn)門TL反相器VIL<max>=0.8V,相當(dāng)于輸入低電平?！?因?yàn)門TL反相器接的輸入端負(fù)載題2-6為什么說TTL反相器的輸入端在以下4種接法下都屬于邏輯1？<1>輸入端懸空。<2>輸入端接高于2V的電源。<3>輸入端接同類門的輸出高電壓3.6V。<4>輸入端接10k的電阻到地。<1>如果輸入端A懸空,由下圖TTL反相器電路可見,反相器各點(diǎn)的電位將和A端接高電平的情況相同,輸出也為低電平。所以說TTL反相器的輸入端懸空相當(dāng)于接高電平?！?因?yàn)門TL反相器輸入端接高于2V的電源相當(dāng)于輸入高電平。<此時(shí)反相器輸出低電平〔4因?yàn)門TL反相器接的輸入端負(fù)載,則TTL反相器輸出低電平。所以輸入端接的電阻到地相當(dāng)于接高電平。題2-7指出圖2-65中各門電路的輸出是什么狀態(tài)〔高電平、低電平或高阻態(tài)。已知這些門電路都是74系列的TTL電路。解：根據(jù)TTL反相器電路輸入端負(fù)載特性：關(guān)門電阻開門電阻同時(shí)考慮圖中各邏輯門的功能特點(diǎn):題2-8說明圖2-66中各門電路的輸出是高電平還是低電平。已知它們都是74HC系列的CMOS電路。解：根據(jù)CMOS門在輸入正常工作電壓0~VDD時(shí),輸入端的電流為"0"的特點(diǎn),則接輸入端電阻時(shí),電阻兩端幾乎沒有壓降值。答案如下：題2-9用OC門實(shí)現(xiàn)邏輯函數(shù)畫出邏輯電路圖。題2-10分析題圖2-67所示電路,求輸入S1、S0各種取值下的輸出Y,填入2.11在題圖2-68所示的TTL門電路中,要實(shí)現(xiàn)下列規(guī)定的邏輯功能時(shí),其連接有無錯(cuò)誤？如有錯(cuò)誤請(qǐng)改正。<a><a><b><c>解：原圖都有錯(cuò)誤：〔a圖的普通TTL門不可輸出端"線與"連接,TTL門只有OC門可輸出端線與連接；〔b圖應(yīng)把接VCC處改為接邏輯"0",才能實(shí)現(xiàn)；〔c圖原來不能實(shí)現(xiàn)；原圖需作如下修改：題2-15試說明在下列情況下,用萬用表測(cè)量圖2-71中的端得到的電壓各為多少：〔1懸空；〔2接低電平〔0.2V；〔3接高電平〔3.2V；〔4經(jīng)51電阻接地；〔5經(jīng)10k電阻接地。圖中的與非門為74系列的TTL電路,萬用表使用5V量程,內(nèi)阻為20k/V解：根據(jù)TTL門電路輸入端負(fù)載特性和TTL與非門的邏輯功能解題?！?懸空時(shí)：圖2-71的等效電路如圖<a>所示,懸空的端連接的發(fā)射結(jié)不導(dǎo)通,只有端的發(fā)射結(jié)導(dǎo)通,總電路等同一個(gè)反相器。萬用表相當(dāng)一個(gè)20k以上的大電阻接在和地之間。因?yàn)?0k>〔2.0kΩ,根據(jù)反相器輸入端負(fù)載特性,則=1.4V。2接低電平〔0.2V時(shí)：連接端的發(fā)射結(jié)導(dǎo)通,VB1被箝位在0.9V,此時(shí)接端的發(fā)射結(jié)也導(dǎo)通,發(fā)射結(jié)壓降0.7V,因此=0.2V?！?接高電平〔3.2V：情況同〔1,則=1.4V?！?經(jīng)51電阻接地：圖2-71的等效電路如圖<b>所示,由圖可由下式求得的電壓值：求得=0.05V,則=0.05V〔5經(jīng)10k電阻接地：則=1.4V〔此時(shí)也為1.4V,只是10k電阻上和20k電阻上各自的電流值不同。題2-16若將圖2-71中的門電路改為CMOS與非門,試說明當(dāng)為題2-15給出的五種狀態(tài)時(shí)測(cè)得的各等于多少?解：因?yàn)镃MOS門在輸入工作電壓〔0~VDD時(shí),輸入端電流為0,所以萬用表的等效內(nèi)阻〔20K壓降為0,則給出的五種狀態(tài)時(shí)測(cè)得的均為0V。題3.1分析如圖示電路的邏輯功能。ABCY00000010010001111000101111011111Y=<<A’+B’><<A+B>C>’>’=AB+<A+B>C=AB+AC+BC三人表決電路。題3.2如圖所示電路中S1S0取不同值時(shí)輸出Y的邏輯表達(dá)式。S1S0Y00A+B01<A+B>’10<AB>’11ABY=<<A⊕S1>+<B⊕S1>>⊕S0題3.3編碼器的邏輯功能是什么？普通編碼器和優(yōu)先編碼器的主要區(qū)別是什么？編碼器是將m路輸入數(shù)據(jù)按一定規(guī)律編成n位二進(jìn)制碼,。普通編碼器和優(yōu)先編碼器的主要區(qū)別是普通編碼器只能處理某一時(shí)刻只有一路有效的信號(hào),優(yōu)先編碼器允許多路信號(hào)同時(shí)有效,但某一時(shí)刻只能對(duì)優(yōu)先級(jí)別最高的信號(hào)編碼。題3.4若區(qū)分30個(gè)不同的信號(hào),應(yīng)編成幾位碼,若用74HC148構(gòu)成這樣的編碼器應(yīng)采用幾片74HC148。24<30<255位碼,4片74HC148。題3.5寫出圖示電路的輸出邏輯表達(dá)式,并分析其邏輯功能,然后用與非門實(shí)現(xiàn)該邏輯功能。ABCF00000011010101101001101011001111功能:三變量判奇電路。不能化簡(jiǎn),用與非門實(shí)現(xiàn)：題3.6設(shè)計(jì)兩個(gè)12位二進(jìn)制數(shù)比較電路,給出大于、小于和等于輸出。題3.7用74HC148設(shè)計(jì)原碼輸出二－十進(jìn)制優(yōu)先編碼器。題3.8用74HC139設(shè)計(jì)3線—8線譯碼器。題3.9設(shè)計(jì)兩個(gè)2位二進(jìn)制數(shù)乘法電路,要求：〔1用與非門設(shè)計(jì)；〔2用譯碼器設(shè)計(jì)。ABCDY3Y2Y1Y000000000000100000010000000110000010000000101000101100010011100111000000010010010101001001011011011000000110100111110011011111001函數(shù)式：Y3=A’B’C’D’Y2=ACD+AB’CY1=A’BC+BCD’+AC’D+AB’DY0=BD〔2用譯碼器設(shè)計(jì)〔實(shí)驗(yàn)函數(shù)式：Y3=m15Y2=m10+m11+m14Y1=∑<6,7,9,11,13,14>Y0=∑<5,7,13,15>因有4個(gè)輸入用兩片74138構(gòu)成4-16譯碼器題3.10有一火災(zāi)報(bào)警系統(tǒng),有3種不同類型的火災(zāi)探測(cè)器,為防止誤報(bào)警,當(dāng)兩種或兩種以上探測(cè)器發(fā)出火災(zāi)探測(cè)號(hào)時(shí),電路才產(chǎn)生報(bào)警信號(hào)。用1表示有火災(zāi),用0表示沒有火災(zāi)。設(shè)計(jì)實(shí)現(xiàn)該邏輯功能的數(shù)字電路。ABCY00000010010001111000101111011111Y=AB+AC+BC=<<AB>’<AC>’<BC>’>’題3.11〔1當(dāng)時(shí),7448的輸入為何值,數(shù)碼管顯示何字符。〔2當(dāng)只有時(shí),7448的輸入為何值,數(shù)碼管顯示何字符〔3當(dāng)～均為1時(shí),7448的輸入為何值,數(shù)碼管顯示何字符。〔17448輸入為L(zhǎng)T’=1,0111,顯示"7"。〔27448輸入為L(zhǎng)T’=1,0000,顯示"0"。〔37448輸入為L(zhǎng)T’=0,0000,顯示"8"。題3.13分析圖示電路的功能,當(dāng)輸入如圖所示時(shí),哪一個(gè)發(fā)光二極管亮？邏輯功能是兩個(gè)4位二進(jìn)制數(shù)相加,輸出結(jié)果與10比較大小,D2亮題3.14用集成3線—8線譯碼器74HC138實(shí)現(xiàn)下列一組邏輯函數(shù),畫出邏輯圖。寫成最小項(xiàng)和的形式:題3.15用8選1數(shù)據(jù)選擇器74HC151實(shí)現(xiàn),畫出邏輯圖,74HC151功能表見下表。ABCDY

00

0

00

00

0

1100

1

01

00

1

1101

0

00

01

0

1101

1

01

01

1

1110001

1001110101

1011111000

1101111101

11111題3.16用譯碼器74HC138設(shè)計(jì)全加器。ABCISCO0001000100010000111110010101011100111111S=m0+m3+m4+m7CO=m3+m5+m6+m7題3.17試用4片74HC138設(shè)計(jì)5線—32線譯碼器。題3.18用集成4位超前進(jìn)位加法器74LS283設(shè)計(jì)一個(gè)兩個(gè)4位二進(jìn)制數(shù)的加/減運(yùn)算電路,要求控制信號(hào)M=0時(shí)做加法運(yùn)算,M=1時(shí)做減法運(yùn)算。C-D=C+D補(bǔ)輸血判斷電路〔實(shí)驗(yàn)。真值表：用1表示允許輸血ABCDY00

0

0100

0

1100

1

0100

1

1101

0

0001

0

1101

1

0001

1

111000010010101011011111000110101110011111Y=<AC’+BD’>’=<<<AC’>’<BD’>’>’>’邏輯圖：如果沒有特殊要求可用與或非門實(shí)現(xiàn)。用四2輸入端與非門CD4011,和非門CD4069實(shí)現(xiàn)：Y=<AC’+BD’>’=<<<AC’>’<BD’>’>’>’實(shí)驗(yàn)二1.用TTL與非門7420和非門7404實(shí)現(xiàn)"用三個(gè)開關(guān)控制一個(gè)燈電路"。設(shè)三個(gè)開關(guān)A,B,C都為0時(shí),燈滅<用Y=0>表示。真值表：ABCF00000011010101101001101011001111函數(shù)式：Y=A’B’C+A’BC’+AB’C’+ABC=<<A’B’C>’<A’BC’>’<AB’C’>’<ABC>’>’題3.19什么是競(jìng)爭(zhēng)—冒險(xiǎn),當(dāng)某一個(gè)門的兩個(gè)輸入端同時(shí)向相反方向變化時(shí),是否一定會(huì)產(chǎn)生競(jìng)爭(zhēng)—冒險(xiǎn)。實(shí)際電路中,由于器件對(duì)信號(hào)的延遲作用而使電路的輸出端有可能出現(xiàn)與穩(wěn)態(tài)電路邏輯關(guān)系不符的尖峰脈沖現(xiàn)象稱為組合電路的競(jìng)爭(zhēng)—冒險(xiǎn)。不一定產(chǎn)生。題3.20消除競(jìng)爭(zhēng)—冒險(xiǎn)的方法有哪些,各有何優(yōu)點(diǎn)、缺點(diǎn)。有接入濾波電容、修改邏輯設(shè)計(jì)和引入選通脈沖3種方法。1接入濾波電容會(huì)使正常脈沖的上升時(shí)間和下降時(shí)間增加；〔2修改邏輯設(shè)計(jì)局限性較大；〔3引入選通脈沖是消除競(jìng)爭(zhēng)—冒險(xiǎn)行之有效的辦法,但要注意選通脈沖的作用時(shí)間和脈沖寬度的選擇。[題4.1]如圖4-34所示為由或非門構(gòu)成的基本SR觸發(fā)器及輸入信號(hào)的波形,請(qǐng)畫出Q和Q’端的波形。[題4.2]如圖4-35所示為由與非門構(gòu)成的基本SR觸發(fā)器及輸入信號(hào)的波形,請(qǐng)畫出Q和Q’端的波形。[題4.3]如圖4-36所示為同步SR觸發(fā)器,并給出了CLK和輸入信號(hào)S、R的波形,請(qǐng)畫出Q和Q’端的波形。設(shè)觸發(fā)器初始狀態(tài)為Q=0。[題4.4]如圖4-37給出了主從SR觸發(fā)器的CLK及S、R的波形,請(qǐng)畫出Q和Q’端的波形。設(shè)觸發(fā)器初始狀態(tài)為Q=0。有誤見更正[題4.4]如圖4-37給出了主從SR觸發(fā)器的CLK及S、R的波形,請(qǐng)畫出Q和Q’端的波形。設(shè)觸發(fā)器初始狀態(tài)為Q=0。[題4.5]如圖4-38給出了主從SR觸發(fā)器的CLK、R、S及異步置1端SD’的波形,異步清零端RD’=1,請(qǐng)畫出Q和Q’端的波形。[題4.6]如圖4-39給出了主從JK觸發(fā)器的CLK、J、K的波形,請(qǐng)畫出Q和Q’端的波形。設(shè)觸發(fā)器初始狀態(tài)為Q=0。[題4.7]如圖4-40所示為主從JK觸發(fā)器的CLK、J、K端的波形,請(qǐng)畫出Q和Q’端的波形。設(shè)觸發(fā)器初始狀態(tài)為Q=0。[題4.8]如圖4-41給出了邊沿觸發(fā)的JK觸發(fā)器的邏輯符號(hào)圖〔下降沿觸發(fā)及CLK、J、K端的波形,請(qǐng)畫出Q和Q’端的波形。設(shè)觸發(fā)器初始狀態(tài)為Q=0。[題4.9]如圖4-42給出了邊沿觸發(fā)的JK觸發(fā)器的邏輯符號(hào)圖〔上升沿觸發(fā)及CLK、J、K端的波形,請(qǐng)畫出Q和Q’端的波形。設(shè)觸發(fā)器初始狀態(tài)為Q=0。[題4.10]如圖4-43給出了邊沿觸發(fā)的D觸發(fā)器的邏輯符號(hào)圖〔上升沿觸發(fā)及CLK、D端的波形,請(qǐng)畫出Q和Q’端的波形。設(shè)觸發(fā)器初始狀態(tài)為Q=0。[題4.11]如圖4-44中各觸發(fā)器電路的特性方程,然后畫出在連續(xù)時(shí)鐘信號(hào)CLK作用下的觸發(fā)器Q端波形。設(shè)觸發(fā)器初始狀態(tài)為Q=0。[題4.12]列出圖4-45電路的特性方程,根據(jù)圖中給出A、B端波形畫出Q和Q’端的波形。設(shè)觸發(fā)器初始狀態(tài)為Q=0。求解T’FF特性方程：Q*=TQ’+T’Q=<A⊕B>Q’+<A⊕B>’Q=A⊕B⊕Q<上升沿動(dòng)作>[題5.14]利用3片集成十進(jìn)制計(jì)數(shù)器74160接成三十六進(jìn)制加法計(jì)數(shù)器。[題5.15]利用兩片集成4位二進(jìn)制計(jì)數(shù)器74161接成三十進(jìn)制加法計(jì)數(shù)器。30=1EH=00011110B。使用整體清零法:附加一個(gè)4輸入與非門,輸入連接74161<2>的Q0端和74160<1>的Q3、Q2、Q1端,其輸出連接兩個(gè)RD’端。[題5.16]利用JK觸發(fā)器設(shè)計(jì)一個(gè)同步六進(jìn)制加法計(jì)數(shù)器。<1>狀態(tài)轉(zhuǎn)換圖如下：<2>畫次態(tài)和輸出卡諾圖輸出方程驅(qū)動(dòng)方程：JKFF特性方程：檢驗(yàn)自啟動(dòng)：由卡諾圖可知110—>111、111—>000,所以電路能自啟動(dòng)。〔3繪出電路圖[題5.17]利用D觸發(fā)器設(shè)計(jì)一個(gè)同步七進(jìn)制加法計(jì)數(shù)器。狀態(tài)方程：DFF特性方程：驅(qū)動(dòng)方程：檢驗(yàn)自啟動(dòng)：由卡諾圖可知111—>000,所以電路能自啟動(dòng)?！?繪出電路圖〔略[題5.18]設(shè)計(jì)一個(gè)數(shù)字鐘電路,要求能用24小時(shí)制顯示時(shí)、分、秒。解：設(shè)計(jì)提示：1、分別實(shí)現(xiàn)24、60、60進(jìn)制三個(gè)計(jì)數(shù)器,用以實(shí)現(xiàn)時(shí)、分、秒三個(gè)模塊；2、利用串行進(jìn)位法將三個(gè)模塊級(jí)聯(lián),秒模塊輸入1Hz頻率的時(shí)鐘信號(hào)；3、每個(gè)模塊通過顯示譯碼器〔如7448、7449連接到數(shù)碼管上,進(jìn)行時(shí)間的顯示。電路圖略。題6.1試說明ROM和RAM的區(qū)別,它們各適用于什么場(chǎng)合？題6.2試說明PROM種類,以及擦除和寫入方法。題6.3試說明SRAM和DRAM存儲(chǔ)原理有何不同？題6.4一塊ROM芯片有10條地址線,8條數(shù)據(jù)線,試計(jì)算其存儲(chǔ)容量是多少？題6.5某計(jì)算機(jī)具有16位寬度的地址總線和8位寬度的數(shù)據(jù)總線,試計(jì)算其可訪問的最大存儲(chǔ)器容量是多少？如果計(jì)算機(jī)已安裝的存儲(chǔ)器容量超過此數(shù)值,會(huì)怎樣？題6.6試用512×4的RAM芯片構(gòu)成5128的存儲(chǔ)器。題6.7試用256×4的RAM芯片構(gòu)成10244的存儲(chǔ)器。需要一個(gè)怎樣規(guī)格的二進(jìn)制譯碼器？題6.8試說明FlashROM有何特點(diǎn)和用途,與其他存儲(chǔ)器比較有什么不同？題6.9試說明CPLD和FPGA各代表什么,其可編程原理各是什么？題6.10試用VHDL語言設(shè)計(jì)六進(jìn)制加法計(jì)數(shù)器。題6.1試說明ROM和RAM的區(qū)別,它們各適用于什么場(chǎng)合？答：ROM斷電后數(shù)據(jù)仍能保留,而RAM內(nèi)數(shù)據(jù)會(huì)丟失；ROM主要適合要求數(shù)據(jù)永久存儲(chǔ)的場(chǎng)合,而RAM適合臨時(shí)存儲(chǔ)數(shù)據(jù)。題6.2試說明PROM種類,以及擦除和寫入方法。答：PROM主要包括OTPROM、UVEPROM、EEPROM；紫外線擦除、FN隧道穿越擦除和寫入〔隧道注入,以及熱電子注入寫入〔雪崩注入。題6.3試說明SRAM和DRAM存儲(chǔ)原理有何不同？答：SRAM利用觸發(fā)器電路存儲(chǔ)數(shù)據(jù),能長(zhǎng)期自行存儲(chǔ)數(shù)據(jù)；而DRAM利用電容效應(yīng)存儲(chǔ)數(shù)據(jù),由于電容的漏電特性,DRAM本身不能長(zhǎng)期保存數(shù)據(jù),需要控制電路配合使用。題6.4一塊ROM芯片有10條地址線,8條數(shù)據(jù)線,試計(jì)算其存儲(chǔ)容量是多少？答：2108比特=8K比特=1K字節(jié)。題6.5某計(jì)算機(jī)具有16位寬度的地址總線和8位寬度的數(shù)據(jù)總線,試計(jì)算其可訪問的最大存儲(chǔ)器容量是多少？如計(jì)算機(jī)已安裝存儲(chǔ)器容量超過此數(shù)值,會(huì)怎樣？答：2168比特。如果超出此數(shù)值,超出部分計(jì)算機(jī)不能直接訪問〔使用。題6.6試用512×4的RAM芯片構(gòu)成5128的存儲(chǔ)器。題6.7試用256×4的RAM芯片構(gòu)成10244的存儲(chǔ)器。需要一個(gè)怎樣規(guī)格的二進(jìn)制譯碼器？需要一個(gè)2線到4線的二進(jìn)制譯碼器,輸出低電平有效。題6.8試說明FlashROM有何特點(diǎn)和用途,與其他存儲(chǔ)器比較有什么不同？答：FlashROM集成度高、成本低,適合便攜設(shè)備長(zhǎng)期存儲(chǔ)數(shù)據(jù)。FlashROM屬于ROM,斷電數(shù)據(jù)不丟失,集成度比EEPROM更高、容量更大、價(jià)格更低,擦除速度快。題6.9試說明CPLD和FPGA各代表什么,其可編程原理各是什么？答：CPLD是復(fù)雜可編程邏輯器件的簡(jiǎn)寫,FPGA是現(xiàn)場(chǎng)可編程門陣列的簡(jiǎn)寫；CPLD基于乘積項(xiàng)編程原理,而FPGA則是基于查找表的編程原理。題7.5試用555定時(shí)器設(shè)計(jì)一個(gè)單穩(wěn)態(tài)觸發(fā)器,要求輸出脈沖寬度在1～5s范圍內(nèi)連續(xù)可調(diào),取定時(shí)電容C=10μFtW=1～5s,題7.6用555定時(shí)器連接電路,要求輸入如圖所示,輸出為矩形脈沖。連接電路并畫出輸出波形。題7.7用555定時(shí)器構(gòu)成的多諧振蕩器,欲改變其輸出頻率可改變哪些參數(shù)。欲改變輸出頻率可改變R1,R2,C,VCC,VCO。題7.8若用555定時(shí)器構(gòu)成一個(gè)電路,要求當(dāng)VCO端分別接高、低電平時(shí),VO端接的發(fā)聲設(shè)備能連續(xù)發(fā)出高、低音頻率,連接電路并寫出輸出信號(hào)周期表達(dá)式。用多諧振蕩器：輸出頻率會(huì)隨VCO的變化而變化。題7.9如圖7-40所示的電路中L1,L2,L3分別是什么電路。若R1=R2=48KΩ,C=10μF,輸出信號(hào)VO的頻率是多少。L1為多諧振蕩器;L2為施密特觸發(fā)器;L3為單穩(wěn)態(tài)觸發(fā)器。施密特觸發(fā)器和單穩(wěn)態(tài)觸發(fā)器均不改變輸入信號(hào)的頻率,VO的頻率僅由L1的頻率決定。題7.10如圖7-41所示的電路是由555定時(shí)器構(gòu)成的開機(jī)延時(shí)電路。給定C=25μF,R=91kΩ,VCC=12V,計(jì)算常閉開關(guān)S斷開后,經(jīng)過多長(zhǎng)時(shí)間跳變?yōu)楦唠娖?。可用電阻兩端電壓?jì)算時(shí)間S斷開,電阻R上的電壓降到1/3Vcc也可用電容兩端電壓計(jì)算時(shí)間：兩種方法結(jié)果相同S斷開,電阻C上的電壓上升到2/3Vcc。題7.12圖中,在VI輸入下用什么樣的電路可以得到VO的波形?！瞐用施密特觸發(fā)器?！瞓用單穩(wěn)態(tài)觸發(fā)器加反相器。〔c輸入信號(hào)經(jīng)微分電路使其變成窄脈沖,然后用單穩(wěn)態(tài)觸發(fā)器再加反相器。題7.13圖中,在VI輸入下用什么樣的電路可以得到VO的波形。〔a先用施密特觸發(fā)器變成矩形脈沖,然后再用單穩(wěn)態(tài)觸發(fā)器。〔b先將輸入信號(hào)用反相器,然后用兩級(jí)單穩(wěn)態(tài)觸發(fā)器。題8.1已知某8位倒T形電阻網(wǎng)絡(luò)DAC電路中,輸入二進(jìn)制數(shù)10000000,輸出模擬電壓。當(dāng)輸入二進(jìn)制數(shù)10101000時(shí),計(jì)算輸出模擬電壓的大小。解：題8.2在如圖8-28所示的DAC電路中,給定,試計(jì)算：〔1輸入數(shù)字量的～每一位為1時(shí)在輸出端產(chǎn)生的電壓值?！?輸入為全1、全0和1000000000時(shí)對(duì)應(yīng)的輸出電壓值。解：倒T形電阻網(wǎng)絡(luò)DAC的公式1-每一位的1在輸出端產(chǎn)生的電壓分別為2.5V,1.25V,0.625V,0.313V,0.156V,78.13mV,39.06mV,19.53mV,9.77mV,4.88mV?！?輸入全1、全0和1000000000時(shí)的輸出電壓分別為4.995V,0V和2.5V。題8.3對(duì)于一個(gè)8位DAC：〔1若最小輸出電壓增量為0.02V,試問當(dāng)輸入代碼為01001111時(shí),輸出電壓為多少？〔2若其分辨率用百分?jǐn)?shù)表示,則應(yīng)是多少？解：〔1最小輸出電壓增量對(duì)應(yīng)輸出代碼最低位為1的情況〔即輸入代碼為00000001,所以當(dāng)輸入代碼為01001111時(shí),輸出電壓為〔2DAC的分辨率用百分?jǐn)?shù)表示最小輸出電壓與最大輸出電壓之比。對(duì)于該8位DAC,其分辨率用百分?jǐn)?shù)表示為題8.4如圖8-29所示是用CB7520和同步十六進(jìn)制計(jì)數(shù)器74LS161組成的波形發(fā)生器電路。已知CB7520的,試畫出輸出電壓的波形,并標(biāo)出波形圖中各電壓的幅度。題8.5用一個(gè)4位二進(jìn)制計(jì)數(shù)器74LS161、一個(gè)4位數(shù)模轉(zhuǎn)換電路和一個(gè)2輸入與非門設(shè)計(jì)一個(gè)能夠產(chǎn)生如圖8-30所示波形的波形發(fā)生器電路。題8.6若ADC〔包括取樣—保持電路輸入模擬電壓信號(hào)的最高變化頻率為10kHz,試說明取樣頻率的下限是多少？完成一次模數(shù)轉(zhuǎn)換所用的時(shí)間上限是多少？解：取樣頻率下限20kHz,所用時(shí)間上限50題8.7在10位逐次漸近型ADC中,其DAC輸出電壓波形與輸入電壓如圖8-31所示。〔1求轉(zhuǎn)換結(jié)束時(shí),該ADC的數(shù)字輸出狀態(tài)為多少？〔2若該D