Verilog語言的基本語法規(guī)則

2.3.1Verilog言語的根本語法規(guī)那么2.3.2變量的數(shù)據(jù)類型2.3.3Verilog程序的根本構(gòu)造2.3.4邏輯功能的仿真與測試2.3硬件描畫言語VerilogHDL根底硬件描畫言語HDL(HardwareDescriptionLanguag)類似于高級程序設計言語.它是一種以文本方式來描畫數(shù)字系統(tǒng)硬件的構(gòu)造和行為的言語,用它可以表示邏輯電路圖、邏輯表達式，復雜數(shù)字邏輯系統(tǒng)所的邏輯功能。HDL是高層次自動化設計的起點和根底.2.3硬件描畫言語VerilogHDL根底計算機對HDL的處置:邏輯綜合是指從HDL描畫的數(shù)字邏輯電路模型中導出電路根本元件列表以及元件之間的銜接關系〔常稱為門級網(wǎng)表〕的過程。類似對高級程序文語設計進展編譯產(chǎn)生目的代碼的過程.產(chǎn)生門級元件及其銜接關系的數(shù)據(jù)庫，根據(jù)這個數(shù)據(jù)庫可以制造出集成電路或印刷電路板PCB。邏輯仿真是指用計算機仿真軟件對數(shù)字邏輯電路的構(gòu)造和行為進展預測.仿真器對HDL描畫進展解釋，以文本方式或時序波形圖方式給出電路的輸出。在仿真期間如發(fā)現(xiàn)設計中存在錯誤，就再要對HDL描畫進展及時的修正。2.3.1Verilog言語的根本語法規(guī)那么為對數(shù)字電路進展描畫〔常稱為建模〕，Verilog言語規(guī)定了一套完好的語法構(gòu)造。1．間隔符:Verilog的間隔符主要起分隔文本的作用，可以使文本參差有致，便于閱讀與修正。間隔符包括空格符〔\b〕、TAB鍵〔\t〕、換行符〔\n〕及換頁符。2．注釋符:注釋只是為了改善程序的可讀性，在編譯時不起作用。多行注釋符(用于寫多行注釋):/*---*/；單行注釋符:以//開場到行尾終了為注釋文字。為了表示數(shù)字邏輯電路的邏輯形狀，Verilog言語規(guī)定了4種根本的邏輯值。0邏輯0、邏輯假1邏輯1、邏輯真x或X不確定的值（未知狀態(tài)）z或Z高阻態(tài)標識符:給對象〔如模塊名、電路的輸入與輸出端口、變量等〕取名所用的字符串。以英文字母或下劃線開場如，clk、counter8、_net、bus_A。關鍵詞:是Verilog言語本身規(guī)定的特殊字符串，用來定義言語的構(gòu)造。例如，module、endmodule、input、output、wire、reg、and等都是關鍵詞。關鍵詞都是小寫，關鍵詞不能作為標識符運用。4．邏輯值集合3．標識符和關鍵詞5．常量及其表示實數(shù)型常量十進制記數(shù)法如：0.1、2.0、5.67科學記數(shù)法如:23_5.1e2、5E－423510.0、0.0005Verilog允許用參數(shù)定義語句定義一個標識符來代表一個常量，稱為符號常量。定義的格式為：parameter參數(shù)名1＝常量表達式1，參數(shù)名2＝常量表達式2，……；如parameterBIT=1,BYTE=8,PI=3.14;6．字符串:字符串是雙撇號內(nèi)的字符序列常量十進制數(shù)的方式的表示方法:表示有符號常量例如：30、－2帶基數(shù)的方式的表示方法:表示常量格式為：<＋/－><位寬>’<基數(shù)符號><數(shù)值>整數(shù)型例如：3’b101、5’o37、8’he3，8’b1001_00112.3.2變量的數(shù)據(jù)類型1線網(wǎng)類型:是指輸出一直根據(jù)輸入的變化而更新其值的變量,它普通指的是硬件電路中的各種物理銜接.例:wireL;//將上述電路的輸出信號L聲明為網(wǎng)絡型變量wire[7:0]databus;//聲明一個8-bit寬的網(wǎng)絡型總線變量常用的網(wǎng)絡類型由關鍵詞wire定義wire型變量的定義格式如下：wire[n-1:0]變量名1，變量名2，…，變量名n；變量寬度例:網(wǎng)絡型變量L的值由與門的驅(qū)動信號a和b所決議，即L＝a&b。a、b的值發(fā)生變化，線網(wǎng)L的值會立刻跟著變化。

&

b

a

L

存放器型變量對應的是具有形狀堅持作用的電等路元件,如觸發(fā)器存放器。存放器型變量只能在initial或always內(nèi)部被賦值。2、存放器型寄存器類型功能說明reg常用的寄存器型變量integer32位帶符號的整數(shù)型變量real64位帶符號的實數(shù)型變量，time64位無符號的時間變量4種存放器類型的變量例：regclock；//定義一個1位存放器變量reg[3:0]counter;//定義一個4位存放器變量籠統(tǒng)描畫,不對應詳細硬件2、每個模塊先要進展端口的定義，并闡明輸入〔input)和輸出〔output),然后對模塊功能進展描畫。2.3.3Verilog程序的根本構(gòu)造Verilog運用大約100個預定義的關鍵詞定義該言語的構(gòu)造1、VerilogHDL程序由模塊構(gòu)成。每個模塊的內(nèi)容都是嵌在關鍵詞module和endmodule兩個語句之間。每個模塊實現(xiàn)特定的功能。3、除了endmodule語句外，每個語句后必需有分號。4、可以用/*---*/和//…..對VerilogHDL程序的任何部分做注釋。模塊定義的普通語法構(gòu)造如下：端口類型闡明電路構(gòu)造描畫模塊名數(shù)據(jù)類型闡明例用構(gòu)造描畫方式建立門電路Verloger模型//Gate-leveldescriptionofsimplecircuitmodulemux2to1(a,b,sel,out);inputa,b,sel;//定義輸入信號outputout;//定義輸出信號wireselnot,a1,b1;//定義內(nèi)部節(jié)點信號數(shù)據(jù)類型//下面對電路的邏輯功能進展描畫notU1(selnot,sel);andU2(a1,a,selnot);andU3(b1,b,sel);orU4(out,a1,b1);endmodule2.3.4邏