江西財經(jīng)大學第5章存儲系統(tǒng)和結(jié)構(gòu)-習題

計算機組成原理朱華貴2017年11月09日計算機組成原理第5章存儲器系統(tǒng)和結(jié)構(gòu)朱華貴2017年11月09日計算機組成原理１、如何區(qū)別存儲器和寄存器？兩者是一回事的說法對嗎？答：存儲器和寄存器不是一回事。存儲器在CPU的外邊，專門用來存放程序和數(shù)據(jù)，訪問存儲器的速度較慢。寄存器屬于CPU的一部分，訪問寄存器的速度很快。２、存儲器的主要功能是什么？為什么要把存儲系統(tǒng)分成若干個不同層次？主要有哪些層次？答：存儲器的主要功能是用來保存程序和數(shù)據(jù)。存儲系統(tǒng)是由幾個容量、速度和價格各不相同的存儲器用硬件、軟件、硬件與軟件相結(jié)合的方法連接起來的系統(tǒng)。把存儲系統(tǒng)分成若干個不同層次的目的是為了解決存儲容量、存取速度和價格之間的矛盾。由高速緩沖存儲器、主存儲器、輔助存儲器構(gòu)成的三級存儲系統(tǒng)可以分為兩個層次，其中高速緩存和主存間稱為Cache－主存存儲層次（Cache存儲系統(tǒng)）；主存和輔存間稱為主存—輔存存儲層次（虛擬存儲系統(tǒng)）。CPU內(nèi)的寄存器L1數(shù)據(jù)CacheL1代碼CacheL2CacheL3Cache內(nèi)部存儲器（內(nèi)存）外部存儲器（外存）外存Cache３、什么是半導體存儲器？它有什么特點？答：采用半導體器件制造的存儲器，主要有MOS型存儲器和雙極型存儲器兩大類。半導體存儲器具有容量大、速度快、體積小、可靠性高等特點。半導體隨機存儲器存儲的信息會因為斷電而丟失。４、SRAM記憶單元電路的工作原理是什么？它和DRAM記憶單元電路相比有何異同點？答：SRAM記憶單元由６個MOS管組成，利用雙穩(wěn)態(tài)觸發(fā)器來存儲信息，可以對其進行讀或?qū)懀灰娫床粩嚯?，信息將可保留。DRAM記憶單元可以由４個和單個MOS管組成，利用柵極電容存儲信息，需要定時刷新。５、動態(tài)RAM為什么要刷新？一般有幾種刷新方式？各有什么優(yōu)缺點？解：DRAM記憶單元是通過柵極電容上存儲的電荷來暫存信息的，由于電容上的電荷會隨著時間的推移被逐漸泄放掉，因此每隔一定的時間必須向柵極電容補充一次電荷，這個過程就叫做刷新。刷新方式有集中式、分散式和異步式３種。集中方式的特點是讀寫操作時不受刷新工作的影響，系統(tǒng)的存取速度比較高；但有死區(qū)，而且存儲容量越大，死區(qū)就越長。分散方式的特點是沒有死區(qū)；但它加長了系統(tǒng)的存取周期，降低了整機的速度，且刷新過于頻繁，沒有充分利用所允許的最大刷新間隔。異步方式雖然也有死區(qū)，但比集中方式的死區(qū)小得多，而且減少了刷新次數(shù)，是比較實用的一種刷新方式。６、一般存儲芯片都設有片選端CS#，它有什么用途？答：片選線用來決定該芯片是否被選中。CS#＝０，芯片被選中；CS#＝1，芯片不選中。７、DRAM芯片和SRAM芯片通常有何不同？解：主要區(qū)別有：①DRAM記憶單元是利用柵極電容存儲信息；SRAM記憶單元利用雙穩(wěn)態(tài)觸發(fā)器來存儲信息。②DRAM集成度高，功耗小，但存取速度慢，一般用來組成大容量主存系統(tǒng)；SRAM的存取速度快，但集成度低，功耗也較大，所以一般用來組成高速緩沖存儲器和小容量主存系統(tǒng)。③SRAM芯片需要有片選端CS#，DRAM芯片可以不設，而用行選通信號RAS#、列選通CAS#兼作片選信號。④SRAM芯片的地址線直接與容量相關，而DRAM芯片常采用了地址復用技術，以減少地址線的數(shù)量。８、有哪幾種只讀存儲器？它們各自有何特點？解：MROM：可靠性高，集成度高，形成批量之后價格便宜，但用戶對制造廠的依賴性過大，靈活性差。PROM：允許用戶利用專門的設備（編程器）寫入自己的程序，但一旦寫入后，其內(nèi)容將無法改變。寫入都是不可逆的，所以只能進行一次性寫入。EPROM：不僅可以由用戶利用編程器寫入信息，而且可以對其內(nèi)容進行多次改寫。EPROM又可分為兩種：紫外線擦除（UVEPROM）和電擦除（EEPROM）。閃速存儲器：既可在不加電的情況下長期保存信息，又能在線進行快速擦除與重寫，兼?zhèn)淞薊EPROM和RAM的優(yōu)點。９、說明存取周期和存取時間的區(qū)別。答：存取周期是指主存進行一次完整的讀寫操作所需的全部時間，即連續(xù)兩次訪問存儲器操作之間所需要的最短時間。存取時間是指從啟動一次存儲器操作到完成該操作所經(jīng)歷的時間。存取周期一定大于存取時間。１０、一個１K×８的存儲芯片需要多少根地址線、數(shù)據(jù)輸入線和輸出線？答：需要１０根地址線，８根數(shù)據(jù)輸入和輸出線。１１、某機字長為３２位，其存儲容量是６４KB，按字編址的尋址范圍是多少？若主存以字節(jié)編址，試畫出主存字地址和字節(jié)地址的分配情況。答：某機字長為３２位，其存儲容量是６４KB，按字編址的尋址范圍是１６KW。若主存以字節(jié)編址，每一個存儲字包含４個單獨編址的存儲字節(jié)。假設采用大端方案，即字地址等于最高有效字節(jié)地址，且字地址總是等于４的整數(shù)倍，正好用地址碼的最末兩位來區(qū)分同一個字中的４個字節(jié)。主存字地址和字節(jié)地址的分配情況如圖所示。字節(jié)地址字0地4址.6553201234567....65532655336553465535１２、一個容量為１６K×３２位的存儲器，其地址線和數(shù)據(jù)線的總和是多少？當選用下列不同規(guī)格的存儲芯片時，各需要多少片？１K×４位，２K×８位，４K×４位，1６K×１位，４K×８位，８K×８位。答：地址線１４根，數(shù)據(jù)線３２根，共４６根。若選用不同規(guī)格的存儲芯片，則需要：１K×４位芯片１２８片；２K×８位芯片３２片；４K×４位芯片３２片；１６K×１位芯片３２片；４K×８位芯片16片；８K×８位芯片８片。１３、現(xiàn)有１０２４×１的存儲芯片，若用它組成容量為１６K×８的存儲器。試求：（１）實現(xiàn)該存儲器所需的芯片數(shù)量？（２）若將這些芯片分裝在若干塊板上，每塊板的容量為４K×８，該存儲器所需的地址線總位數(shù)是多少？其中幾位用于選板？幾位用于選片？幾位用作片內(nèi)地址？答：（１）需１０２４×１的芯片１２８片。（２）該存儲器所需的地址線總位數(shù)是１４位，其中２位用于選板，２位用于選片，10位用作片內(nèi)地址。14、已知某機字長８位，現(xiàn)采用半導體存儲器作主存，其地址線為１６位，若使用１K×４的SRAM芯片組成該機所允許的最大主存空間，并采用存儲模板結(jié)構(gòu)形式。（１）若每塊模板容量為４K×８，共需多少塊存儲模板？（２）畫出一個模板內(nèi)各芯片的連接邏輯圖。解：（１）根據(jù)題可知存儲器容量為２１６＝６４KB，64k*8/4k*8=16故共需１６塊存儲模板。每塊模板構(gòu)成：4k*8/1k*4=8，需8片1K*4芯片。（２）一個模板內(nèi)各芯片的連接邏輯圖如圖所示:１５、某半導體存儲器容量１６K×８，可選SRAM芯片的容量為４K×４；地址總線A１５～A０（低），雙向數(shù)據(jù)總線D７～D０（低），由R／W線控制讀／寫。請設計并畫出該存儲器的邏輯圖，并注明地址分配、片選邏輯及片選信號的極性。答：存儲器的邏輯圖與14題圖相似，區(qū)別僅在于地址線的連接上。地址分配如下：A15A14A13A12A11~A0XX00-XX01-XX10-XX11-片選邏輯為：CS0#=A13#·A12#CS1#=A13#·A12CS2#=A13·A12#CS3#=A13·A1216、現(xiàn)有如下存儲芯片：２K×１的ROM、４K×１的RAM、８K×１的ROM。若用它們組成容量為１６KB的存儲器，前４KB為ROM，后１２KB為RAM，CPU的地址總線１６位。（１）各種存儲芯片分別用多少片？（２）正確選用譯碼器及門電路，并畫出相應的邏輯結(jié)構(gòu)圖。（３）指出有無地址重疊現(xiàn)象。解：(１)需要用２K×1的ROM芯片：4K*8/(2K*1)=１６片；４K×１的RAM芯片：12K*32/(4K*1)=２４片；不能使用８K×１的ROM芯片，因為它大于ROM應有的空間。（２）各存儲芯片的地址分配如下：A15A14A13A12A11A10~A0XX000X-X2KBROMXX001X-X2KBROMXX01X-X4KBRAMXX10X-X4KBRAMXX11X-X4KBRAM（３）有地址重疊現(xiàn)象１７、用容量為１６K×１的DRAM芯片構(gòu)成６４KB的存儲器。（１）畫出該存儲器的結(jié)構(gòu)框圖。（２）設存儲器的讀／寫周期均為０．５μs，CPU在１μs內(nèi)至少要訪存一次，試問采用哪種刷新方式比較合理？相鄰兩行之間的刷新間隔是多少？對全部存儲單元刷新一遍所需的實際刷新時間是多少？答：（１）存儲器的結(jié)構(gòu)框圖如圖所示。（２）因為要求CPU在１μs內(nèi)至少要訪存一次，所以不能使用集中刷新方式，分散和異步刷新方式都可以使用，但異步刷新方式比較合理。相鄰兩行之間的刷新間隔＝最大刷新間隔時間÷行數(shù)＝２ms÷１２８＝１５．６２５μs。取１５．５μs，即進行讀或?qū)懖僮鳎常贝沃笏⑿乱恍小θ看鎯卧⑿乱槐樗璧膶嶋H刷新時間＝０．５μs×１２８＝６４μs１８、有一個８位機，采用單總線結(jié)構(gòu)，地址總線１６位（A１５～A０），數(shù)據(jù)總線８位（D７～D０），控制總線中與主存有關的信號有MREQ（低電平有效允許訪存）和R／W（高電平為讀命令，低電平為寫命令）。主存地址分配如下：從０～８１９１為系統(tǒng)程序區(qū)，由ROM芯片組成；從８１９２～３２７６７為用戶程序區(qū)；最后（最大地址）２K地址空間為系統(tǒng)程序工作區(qū)。（上述地址均用十進制表示，按字節(jié)編址。）現(xiàn)有如下存儲芯片：８K×８的ROM，１６K×１、２K×８、４K×８、８K×８的SRAM。請從上述規(guī)格中選用芯片設計該機主存儲器，畫出主存的連接框圖，并請注意畫出片選邏輯及與CPU的連接。答：根據(jù)CPU的地址線、數(shù)據(jù)線，可確定整個主存空間為６４K×８。系統(tǒng)程序區(qū)由ROM芯片組成；用戶程序區(qū)和系統(tǒng)程序工作區(qū)均由RAM芯片組成。共需：８K×８的ROM芯片１片，８K×８的SRAM芯片３片，２K×８的SRAM芯片１片。主存地址分配如圖所示：0000H~1FFFH:8KROM2000H~7FFFH:24KSRAMF800H~FFFFH:2KSRAM主存的連接框圖如圖所示:１９、某半導體存儲器容量１５KB，其中固化區(qū)８KB，可選EPROM芯片為４K×８；可隨機讀／寫區(qū)７KB，可選SRAM芯片有：４K×４、２K×４、１K×４。地址總線A１５～A０（A０為最低位），雙向數(shù)據(jù)總線D７～D０（D０為最低位），R／W控制讀／寫，MREQ為低電平時允許存儲器工作信號。請設計并畫出該存儲器邏輯圖，注明地址分配、片選邏輯、片選信號極性等。答：存儲器的地址分配：4K*8EPROM:0000H~0FFFH4K*8EPROM:1000H~1FFFH4K*4RAM(2片）:2000H~2FFFH2K*4RAM(2片）:3000H~37FFH1K*4RAM(2片）:3800H~3BFFH２０、某機地址總線１６位A１５～A０（A０為最低位），訪存空間６４KB。外圍設備與主存統(tǒng)一編址，I／O空間占用FC００～FFFFH?，F(xiàn)用２１６４芯片（６４K×１）構(gòu)成主存儲器，請設計并畫出該存儲器邏輯圖，并畫出芯片地址線、數(shù)據(jù)線與總線的連接邏輯以及行選信號與列選信號的邏輯式，使訪問I／O時不訪問主存。動態(tài)刷新邏輯可以暫不考慮。解：存儲器邏輯圖如圖所示：２１、已知有１６K×１的DRAM芯片，其引腳功能如下：地址輸入A６～A０，行地址選擇RAS，列地址選擇CAS，數(shù)據(jù)輸入端DIN，數(shù)據(jù)輸出端DOUT，控制端WE。請用給定芯片構(gòu)成２５６KB的存儲器，采用奇偶校驗，試問：需要芯片的總數(shù)是多少？并請：（１）正確畫出存儲器的連接框圖。（２）寫出各芯片RAS和CAS形成條件。（３）若芯片內(nèi)部采用１２８×１２８矩陣排列，求異步刷新時該存儲器的刷新間隔。答：（１）需要的芯片數(shù)＝１２８片，存儲器的連接框圖如圖所示。（2）RAS為行選通信號比CAS先有效。（３）若芯片內(nèi)部采用１２８×１２８矩陣排列，設芯片的最大刷新間隔時間為２ms，則相鄰兩行之間的刷新間隔為：刷新間隔＝最大刷新間隔時間÷行數(shù)＝２ms÷１２８＝１５．６２５μs可取刷新間隔１５．５μs。２２、并行存儲器有哪幾種編址方式？簡述低位交叉編址存儲器的工作原理。答：并行存儲器有單體多字、多體單字和多體多字等幾種系統(tǒng)。多體交叉訪問存儲器可分為高位交叉編址存儲器和低位交叉編址存儲器。低位交叉編址又稱為橫向編址，連續(xù)的地址分布在相鄰的存儲體中，而同一存儲體內(nèi)的地址都是不連續(xù)的。存儲器地址寄存器的低位部分經(jīng)過譯碼選擇不同的存儲體，而高位部分則指向存儲體內(nèi)的存儲字。如果采用分時啟動的方法，可以在不改變每個存儲體存取周期的前提下，提高整個主存的速度。２３、什么是高速緩沖存儲器？它與主存是什么關系？其基本工作過程如何？答：高速緩沖存儲器位于主存和CPU之間，用來存放當前正在執(zhí)行的程序段和數(shù)據(jù)中的活躍部分，使CPU的訪存操作大多數(shù)針對Cache進行，從而使程序的執(zhí)行速度大大提高。高速緩沖存儲器的存取速度接近于CPU的速度，但是容量較小，它保存的信息只是主存中最急需處理的若干塊的副本。當CPU發(fā)出讀請求時，如果Cache命中，就直接對Cache進行讀操作，與主存無關；如果Cache不命中，則仍需訪問主存，并把該塊信息一次從主存調(diào)入Cache內(nèi)。若此時Cache已滿，則須根據(jù)某種替換算法，用這個塊替換掉Cache中原來的某塊信息。２４、Cache做在CPU芯片內(nèi)有什么好處？將指令Cache和數(shù)據(jù)Cache分開又有什么好處？答：Cache做在CPU芯片內(nèi)可以提高CPU訪問Cache的速度。將指令Cache和數(shù)據(jù)Cache分開的好處是分體緩存支持并行訪問，即在取指部件取指令的同時，取數(shù)部件要取數(shù)據(jù)。并且，指令在程序執(zhí)行中一般不需要修改，故指令Cache中的內(nèi)容不需寫回到主存中去。２５、設某機主存容量為４MB，Cache容量為１６KB

，每塊包含８個字，每字３２位，設計一個四路組相聯(lián)映像（即Cache每組內(nèi)共有四個塊）的Cache組織，要求：（１）畫出主存地址字段中各段的位數(shù)。（２）設Cache的初態(tài)為空，CPU依次從主存第０、１、２、?、９９號單元讀出１００個字（主存一次讀出一個字），并重復按此次序讀８次，問命中率是多少？（３）若Cache的速度是主存的６倍，試問有Cache和無Cache相比，速度提高多少倍？答：（１）主存容量為４MB，按字節(jié)編址，所以主存地址為２２位，地址格式如圖所示：（２）由于每個字塊有８個字，所以主存第０、１、２、?、９９號字單元分別在字塊０～