我們根據(jù)三人表決器的直值表

我們根據(jù)三人表決器的直值表，可以通過卡諾圖化簡可以得到：L2=SW1SW2+SW1SW3+SW2SW3L1=_L2那么我們可以在MAX+plusII中用原理圖實現(xiàn)上面的三人表決器下面僅把和VHDL不同的詳細寫下，相同或基本相同的就一帶而過：（1）打開MAX+plusII（2）新建一個圖形文件：File菜單>new新建文件時選擇GraphicEditorfile點OK（3）輸入設計文件我們現(xiàn)在在圖形文件中輸入電路，我們這個電路需要AND2、OR3、NOT三個邏輯門電路和輸入輸出端，你可以Symbol->EnterSymbol（或者雙擊空白處）彈出窗口在SymbolName中輸入and2，點OK同樣可以加入or3、input、output、not對input、output，鼠標左鍵雙擊PIN_NAME，那么PIN_NAME被選中，并且變黑，然后輸入你要改的名字，如SW1把元件拖動到合適位置，將光標放到元件的引線出，可以發(fā)現(xiàn)光標變?yōu)槭中?，此時摁住左鍵就可以進行連線。最后的電路圖如下圖（4）保存文件：保存為majority_voter.gdf,AutomaticExtension選.gdf把文件設為當前工程：FILE->PROJECT->SETPROJECTTOCURRENTFILEMAX+PLUSII的標題條將顯示新的項目名字至此，程序輸入就已經(jīng)完成了。（5）檢查編譯指定下載的芯片型號指定芯片的管腳此時的圖形為：下圖為SW1放大的圖，其中majority_voter@41中前部分為設計的文件名，后面41為EPM7128SLC84-15的41腳，也就是說電路圖中SW1被指定到EPM7128SLC84-15的41腳（而實驗板上41腳被連接到指撥開關(guān)SW1上了，這樣電路圖上SW1就和實驗板上的硬件SW1實現(xiàn)了連接）。我們根據(jù)三人表決器的直值表，可以通過卡諾圖化簡可以得到：L2=SW1SW2+SW1SW3+SW2SW3L1=_L2那么我們可以在MAX+plusII中用原理圖實現(xiàn)上面的三人表決器下面僅把和VHDL不同的詳細寫下，相同或基本相同的就一帶而過：（1）打開MAX+plusII（2）新建一個圖形文件：File菜單>new新建文件時選擇GraphicEditorfile點OK（3）輸入設計文件我們現(xiàn)在在圖形文件中輸入電路，我們這個電路需要AND2、OR3、NOT三個邏輯門電路和輸入輸出端，你可以Symbol->EnterSymbol（或者雙擊空白處）彈出窗口在SymbolName中輸入and2，點OK同樣可以加入or3、input、output、not對input、output，鼠標左鍵雙擊PIN_NAME，那么PIN_NAME被選中，并且變黑，然后輸入你要改的名字，如SW1把元件拖動到合適位置，將光標放到元件的引線出，可以發(fā)現(xiàn)光標變?yōu)槭中?，此時摁住左鍵就可以進行連線。最后的電路圖如下圖（4）保存文件：保存為majority_voter.gdf,AutomaticExtension選.gdf把文件設為當前工程：FILE->PROJECT->SETPROJECTTOCURRENTFILEMAX+PLUSII的標題條將顯示新的項目名字至此，程序輸入就已經(jīng)完成了。（5）檢查編譯本文來自:高校自動化網(wǎng)(W)詳細出處參考(轉(zhuǎn)載請保留本鏈接)：/Html/xuekezhishi/EDAjishu/83070.htmllibraryieee;useieee.std_logic_1164.all;entitybcdisport(y:instd_logic_vector(2downto0);led:outstd_logic_vector(6downto0));endbcd;architectureartofbcdisbeginprocess(y)begincaseyiswhen"000"=>led<="0111111";when"001"=>led<="0000110";when"010"=>led<="1011011";when"011"=>led<="1001111";when"100"=>led<="1100110";when"101"=>led<="1101101";when"110"=>led<="1111101";whenothers=>led<="0000111";endcase;endprocess;endart;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt4isport(clk:instd_logic;s:OUTstd_logic_vector(2downto0));endcnt4;architecturebhvofcnt4issignalq:std_logic_vector(2downto0);beginprocess(clk)beginif(clk'eventandclk='1')thenifq="011"thenq<="000";elseq<=q+1;endif;endif;s<=q;endprocess;endbhv;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityjudgeisport(a,b,c:instd_logic_vector(6downto0);clr,en:instd_logic;ag,op,ab:outstd_logic_vector(2downto0);pass,fail:outstd_logic);endjudge;architectureartofjudgeisbeginprocess(a,b,c,clr,en)variableag1,op1,ab1:std_logic_vector(2downto0);beginifclr='1'thenag1:="000";op1:="000";ab1:="000";elsifen='1'thenabc:foriin0to6loopifa(i)='1'andb(i)='0'andc(i)='0'thenag1:=ag1+1;op1:=op1;ab1:=ab1;elsifa(i)='0'andb(i)='1'andc(i)='0'thenag1:=ag1;op1:=op1+1;ab1:=ab1;elsifa(i)='0'andb(i)='0'andc(i)='1'thenag1:=ag1;op1:=op1;ab1:=ab1+1;endif;endloopabc;endif;ifag1>op1thenpass<='1';fail<='0';elsepass<='0';fail<='1';endif;ag<=ag1;op<=op1;ab<=ab1;endprocess;endart;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitymux41isport(ag,op,ab,s:instd_logic_vector(2downto0);y:outstd_logic_vector(2dow