第4章TTL電路半導體集成電路共14章講義資料

2025/1/91半導體集成電路學校：西安理工大學院系：自動化學院電子工程系專業(yè)：電子、微電時間：秋季學期2025/1/92主要內(nèi)容簡易TTL邏輯門2.四管單元TTL邏輯門3.五管單元TTL邏輯門2025/1/93VBEVBC飽和區(qū)反向工作區(qū)截止區(qū)正向工作區(qū)(正偏)(反偏)(正偏)(反偏)CBEnpn正向工作區(qū)IBICIEIE=IB+IC反向工作區(qū)IBICIEIC=IB+IE飽和工作區(qū)CBEVCES截止區(qū)CBE2025/1/95簡易TTL與非門ABCR1R2VCCVOB1B2T1T2

兩管單元TTL與非門工作原理R1R2VCCB1ABC4K4K4K4K幾個假設：1.發(fā)射極正向壓降，當晶體管正向工作時，取VbeF=0.7V，而當晶體管飽和時，取VbeS=0.7V.2.集電結正向飽和壓降，取VbcF=0.6~0.7V。3.晶體管飽和壓降，當T1管深飽和時，因Ic幾乎為零，取VceS＝0.1V，其余管子取

VceS＝0.3V2025/1/96簡易TTL與非門1.輸入信號中至少有一個為低電平的情況R1R2VCCB1ABC1VVOL=0.3VVOL=0.3VVB1=VBE1+VOL=0.3V+0.7V=1VVB1被嵌位在1VIB1=(VCC-1V)/R1

=5V-1V/4K=1mA4K4KIC1B2T2管截止,VOH=VCC-IOHR2輸出高電平時電路供給負載門的電流0.4VIOHT2管的集電結反偏，Ic1很小，滿足βIB1>Ic1，T1管深飽和，VOCS1=0.1V，VB2=0.4V2025/1/97簡易TTL與非門2.輸入信號全為高電平R1R2VCCB1ABC1.4VVOH=5VVB1=VBC1+VBE2=0.7V+0.7V=1.4VVB1被嵌位在1.4V4K4KIC1B2VOH=5VT1管的發(fā)射結反偏,集電結正偏,工作在反向有源區(qū),集電極電流是流出的,T2管的基極電流為:IB2=-IC1=IB1+bIB1≈IB1（b<0.01)IB1=(VCC-VB1)/R1

=5V-1.4V/4K=0.9mA∴IB2≈0.9mAT2管飽和，T2管的飽和電壓VCES=0.3V∴VOL=0.3V2025/1/98ABCR1R2VCCVOB1B2T1T20.7VT1管工作在反向放大區(qū)假設:?F=20,?R=0.02IB1=(VCC-VB1)/R1

=5V-1.4V/4K=0.9mA-IE1=?RIB1=0.02*0.9=0.018mA-IC1=(?R+1)IB1=0.918=IB2假設T2管工作在正向放大區(qū)在R2上產(chǎn)生的壓降為18mA*4K=72V4K4K不成立2025/1/99

兩管單元TTL與非門的靜態(tài)特性電壓傳輸特性VO(V)VOHVOLQ1Vi(V)Q2Q1,Q2

截止區(qū)

過渡區(qū)

導通區(qū)VOH:輸出電平為邏輯”1”時的最大輸出電壓VOL:輸出電平為邏輯”0”時的最小輸出電壓VIL:仍能維持輸出為邏輯”1”的最大輸入電壓VIH:仍能維持輸出為邏輯”0”的最小輸入電壓VILVIH2025/1/910噪聲抑制與噪聲容限VOHVOLVILVOHVIHVOL噪聲最大允許電壓噪聲最小允許電壓2025/1/911噪聲抑制與噪聲容限高噪聲容限低噪聲容限不定區(qū)VIHVIL"1""0"VOHVOLVNMHVNMLGateOutputGateInputVNML=VIL-VOLVNMH=VOH-VIH2025/1/912有效低電平輸出Vin輸入低電平有效范圍0VIL有效高電平輸出Vout輸入高電平有效范圍VIHVDD過渡區(qū)VOHVOL噪聲噪聲幅值＋VOL<VIL噪聲幅值<VIL-VOL高電平噪聲噪聲幅值＋VIH<VOH噪聲幅值<VOH-VIH低電平NMH=VOH-VIHNML=VIL-VOL噪聲抑制與噪聲容限高噪聲容限低噪聲容限2025/1/9132.抗干擾能力VO(V)VOHVOLVi(V)VILVIHVO(V)VOHVOLVi(V)VILVIHVO(V)VOHVOLVi(V)VILVIH2025/1/914VO(V)VOHVOLVi(V)VILVIHVLVNMH=VOH-VIHVNML=VIL-VOLVNMLVNMH2025/1/915VA:00.6V;>0.6V;0.6VVNMH=VOH-VIHVNML=VIL-VOLVNML=0.6V-0.3V=0.3V兩管單元非門的噪聲容限AR1R2VCCVOB1B2T1T22025/1/916簡易TTL與非門R1R2VCCB1ABC1VVOL=0.3VVOL=0.3VVB1=VBE1+VOL=0.3V+0.7V=1VVB1被嵌位在1VIB1=(VCC-1V)/R1

=5V-1V/4K=1mA4K4KIC1B2T2管截止,VOH=VCC-IOHR2輸出高電平時電路供給負載門的電流0.4VIOH2.負載能力2025/1/917

兩管單元TTL與非門的靜態(tài)特性-負載能力...能夠驅(qū)動多少個同類負載門正常工作NN扇出2025/1/918ABCR1R2VCCB1B2T1T24K4K1.求低電平輸出時的扇出解：負載電流IC=NNIILVCCVOT1T24K4KVCCVOT1T24K4K。。。IILN個ICIILIIL=(VCC-VBES)/R1=(5V-0.7V)/4K≈1.1mA解得：NN≈32025/1/919ABCR1R2VCCB1B2T1T24K4K2.求高電平輸出時的扇出要求保證輸出高電平≥3V解：負載電流IC=NNIIHVCCVOT1T24K4KVCCVOT1T24K4K。。。IIHN個ICIIHIIH=-IE=0.018mAVOH=VCC-ICR2≥3VNN=25＝252025/1/920ABCR1R2VCCVOB1B2T1T2

兩管單元TTL與非門的靜態(tài)特性3.直流功耗P=ICC*VCC靜態(tài)功耗：電路導通和截止時的功耗1.空載導通電源電流ICCL:2.空載截止電源電流ICCH:3.電路

平均靜態(tài)功耗：4K4K2025/1/921ABCR1R2VCCVOB1B2T1T2

兩管單元TTL與非門的瞬態(tài)特性延遲時間下降時間存儲時間上升時間Vit0Vit0t0t1t2t3t4t5td=t1-t0tf=t2-t1ts=t4-t3tr=t5-t42025/1/922

平均傳輸延遲時間tpd導通延遲時間tPHL

：輸入波形上升沿的50%幅值處到輸出波形下降沿50%幅值處所需要的時間，截止延遲時間tPLH：從輸入波形下降沿50%幅值處到輸出波形上升沿50%幅值處所需要的時間，平均傳輸延遲時間tpd：通常tPLH＞tPHL，tpd越小，電路的開關速度越高。輸入信號VI輸出信號V0返回2025/1/923簡易TTL與非門的版圖接觸孔集電區(qū)基區(qū)發(fā)射區(qū)電阻電源線VCCVSS2025/1/924ABCR1R2VCCVOB1B2T1T2簡易TTL與非門的缺點1.輸入抗干擾能力小2.電路輸出端負載能力弱3.IB2太小，導通延遲改善小四管單元與非門2025/1/925

典型四管單元TTL與非門ABCR1R2VCCVOB1B2T1T2T3T5R3ABCR1R2VCCVOB1B2T1T2R52025/1/926

典型四管單元TTL與非門ABCR1R2VCCVOB1B2T1T2T3T5T2管使電路低電平噪聲容限VNML提高了一個結壓降，因此電路抗干擾能力增強。T3、T5構成推挽輸出（又稱圖騰柱輸出），使電路負載能力增強。T5基極驅(qū)動電流增大，電路導通延遲得到改善。ABCR1R2VCCVOB1B2T1T2電平移位作用R3R41802025/1/927ABCR1R2VCCVOB1B2T1T2兩管單元TTL與非門

電路抗干擾能力小電路輸出端負載能力弱

IB2小，導通延遲較大四管單元TTL與非門T2管的引入提高了抗干擾能力有源負載的引入提高了電路的負載能力ABCR1R2VCCVOB1B2T1T2T52025/1/928ABCR1R2VCCVOB1B2T1T2T5電路導通時，T2、T5飽和VO=VOL這時，T2管的集電極和輸出之間的電位差為：VC2-VO=VCES2+VBES5-VCES5≈VBES5=0.8VT5和D不能同時導通D起了電平移位的作用R5T32025/1/929ABCR1R2VCCVOB1B2T1T2T5R5T3R1R2VCCVOB1B2T1T2T5R5T4ABT3T3、T4管構成達林頓管，T4管不會進入飽和區(qū)反向時T4管的基極有泄放電阻，使電路的平均延遲時間下降四管單元TTL與非門五管單元TTL與非門2025/1/9305管單元TTL與非門電路輸入級由多發(fā)射極晶體管T1和基極電組R1組成，它實現(xiàn)了輸入變量A、B、C的與運算輸出級：由T3、T4、T5和R4、R5組成其中T3、T4構成復合管，與T5組成推拉式輸出結構。具有較強的負載能力中間級是放大級，由T2、R2和R3組成，T2的集電極C2和發(fā)射極E2可以分提供兩個相位相反的電壓信號2025/1/931TTL與非門工作原理

輸入端至少有一個接低電平0.3V3.6V3.6V1V3.6VT1管:A端發(fā)射結導通，Vb1=VA+Vbe1=1V，其它發(fā)射結均因反偏而截止.5-0.7-0.7=3.6VVb1=1V,所以T2、T5截止,VC2≈Vcc=5V,T3：微飽和狀態(tài)。T4：放大狀態(tài)。電路輸出高電平為：5V2025/1/932

輸入端全為高電平3.6V3.6V2.1V0.3VT1:Vb1=Vbc1+Vbe2+Vbe5=0.7V×3=2.1V因此輸出為邏輯低電平VOL=0.3V3.6V發(fā)射結反偏而集電極正偏.處于反向放大狀態(tài)T2：飽和狀態(tài)T3：Vc2=Vces2+Vbe5≈1V，使T3導通，Ve3=Vc2-Vbe3=1-0.7≈0.3V，使T4截止。T5：飽和狀態(tài)，TTL與非門工作原理2025/1/933

輸入端全為高電平，輸出為低電平

輸入至少有一個為低電平時，輸出為高電平由此可見電路的輸出和輸入之間滿足與非邏輯關系T1：反向放大狀態(tài)T2：飽和狀態(tài)T3：導通狀態(tài)T4：截止狀態(tài)T5：深飽和狀態(tài)T2：截止狀態(tài)T3：微飽和狀態(tài)T4：放大狀態(tài)T5：截止狀態(tài)TTL與非門工作原理2025/1/934TTL與非門工作速度存在問題：TTL門電路工作速度相對于MOS較快，但由于當輸出為低電平時T5工作在深度飽和狀態(tài)，當輸出由低轉(zhuǎn)為高電平，由于在基區(qū)和集電區(qū)有存儲電荷不能馬上消散，而影響工作速度。改進型TTL與非門

可能工作在飽和狀態(tài)下的晶體管T1、T2、T3、T5都用帶有肖特基勢壘二極管（SBD）的三極管代替，以限制其飽和深度，提高工作速度2025/1/935n-epiP-SiP+P+Sn+Epn+Bn+-BLCB2025/1/936返回改進型TTL與非門

增加有源泄放電路1、提高工作速度由T6、R6和R3構成的有源泄放電路來代替T2射極電阻R3減少了電路的開啟時間縮短了電路關閉時間2、提高抗干擾能力T2、T5同時導通，因此電壓傳輸特性曲線過渡區(qū)變窄，曲線變陡，輸入低電平噪聲容限VNL提高了0.7V左右2025/1/937TTL“與非”門的靜態(tài)特性及主要參數(shù)

電壓傳輸特性TTL“與非”門輸入電壓VI與輸出電壓VO之間的關系曲線，即VO=f（VI）截止區(qū)當VI≤0.6V，Vb1≤1.3V時，T2、T5截止，輸出高電平VOH=3.6V線性區(qū)當0.6V≤VI≤1.3V，0.7V≤Vb2＜1.4V時，T2導通，T5仍截止，VC2隨Vb2升高而下降，經(jīng)T3、T4兩級射隨器使VO下降轉(zhuǎn)折區(qū)飽和區(qū)返回2025/1/938VILVOHVIHVOLTTL“與非”門的靜態(tài)特性及主要參數(shù)

抗干擾能力（噪聲容限）VIL：保證輸出為標準高電平VOH的最大輸入低電平值VIH：保證輸出為標準低電平VOL的最小輸入高電平值低電平噪聲容限VNL：VNL=VIL-VOL高電平噪聲容限VNH：VNH=VIH-VOH2025/1/939TTL“與非”門的靜態(tài)特性及主要參數(shù)

輸入特性輸入電流與輸入電壓之間的關系曲線，即II=f（VI）假定輸入電流II流入T1發(fā)射極時方向為正，反之為負1.輸入短路電流ISD（也叫輸入低電平電流IIL）當VIL=0V時由輸入端流出的電流前級驅(qū)動門導通時，IIL將灌入前級門，稱為灌電流負載2.輸入漏電流IIH（輸入高電平電流）指一個輸入端接高電平，其余輸入端接低電平，經(jīng)該輸入端流入的電流。約10μA左右返回2025/1/940

扇入系數(shù)Ni和扇出系數(shù)NO1.扇入系數(shù)Ni是指合格的輸入端的個數(shù)2.扇出系數(shù)NO是指在灌電流（輸出低電平）狀態(tài)下驅(qū)動同類門的個數(shù)。其中IOLmax為最大允許灌電流，,IIL是一個負載門灌入本級的電流（≈1.4mA）。No越大，說明門的負載能力越強返回TTL“與非”門的外特性及主要參數(shù)2025/1/941

平均傳輸延遲時間tpd導通延遲時間tPH：L輸入波形上升沿的50%幅值處到輸出波形下降沿50%幅值處所需要的時間，截止延遲時間tPLH：從輸入波形下降沿50%幅值處到輸出波形上升沿50%幅值處所需要的時間，平均傳輸延遲時間tpd：通常tPLH＞tPHL，tpd越小，電路的開關速度越高。一般tpd=10ns～40ns輸入信號VI輸出信號V0TTL“與非”門的外特性及主要參數(shù)返回2025/1/942§2-2其它類型TTL門電路三態(tài)邏輯門（TSL）集電極開路TTL“與非”門（OC門）2025/1/943集電極開路TTL“與非”門（OC門）10該與非門輸出低電平，T5導通

TTL門輸出端并聯(lián)問題當將兩個TTL“與非”門輸出端直接并聯(lián)時：Vcc→R5→門1的T4→門2的T5產(chǎn)生一個很大的電流產(chǎn)生一個大電流1、抬高門2輸出低電平2、會因功耗過大損壞門器件注：TTL輸出端不能直接并聯(lián)該與非門輸出高電平，T5截止2025/1/944TTL與非門電路集電極開路TTL“與非”門（OC門）

OC門的結構RLVC集電極開路與非門（OC門）當輸入端全為高電平時，T2、T5導通，輸出F為低電平；輸入端有一個為低電平時，T2、T5截止，輸出F高電平接近電源電壓VC。

OC門完成“與非”邏輯功能邏輯符號：輸出邏輯電平：低電平0.3V高電平為VC（5-30V）ABF

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OC門實現(xiàn)“線與”邏輯FRLVC相當于“與門”邏輯等效符號

負載電阻RL的選擇集電極開路TTL“與非”門（OC門）2025/1/946集電極開路TTL“與非”門（OC門）

OC門應用--電平轉(zhuǎn)換器OC門需外接電阻，所以電源VC可以選5V—30V，因此OC門作