第4章-組合邏輯電路

第4章組合邏輯電路4.1概述4.2組合邏輯電路的分析和設(shè)計(jì)4.3加法器4.4編碼器4.5譯碼器和數(shù)據(jù)分配器4.6數(shù)據(jù)選擇器4.7數(shù)值比較器4.8*

組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)第4章組合邏輯電路本章學(xué)習(xí)目的和要求：

1.掌握組合邏輯電路的基本分析方法；掌握組合邏輯電路設(shè)計(jì)的一般方法。

2.能對(duì)常用組合邏輯部件的工作原理進(jìn)行分析，得到正確的邏輯關(guān)系。

3.掌握加法器、編碼器、譯碼器、數(shù)據(jù)分配器、數(shù)據(jù)選擇器和數(shù)值比較器的邏輯功能。

4.會(huì)閱讀組合邏輯器件的功能表，能用MSI器件設(shè)計(jì)出常用的組合邏輯部件并根據(jù)設(shè)計(jì)要求完成電路的正確連接。

5.了解組合邏輯電路中的冒險(xiǎn)現(xiàn)象和產(chǎn)生原因。4.1概述4.1.1組合邏輯電路的特點(diǎn)4.1.2組合邏輯電路的邏輯功能描述

數(shù)字邏輯電路按照邏輯功能的不同，可分為兩大類，一類是組合邏輯電路(CombinationalLogicalCircuit)，簡(jiǎn)稱組合電路，另一類是時(shí)序邏輯電路(SequentialImgicalCircuit)，簡(jiǎn)稱時(shí)序電路。本章介紹組合邏輯電路，時(shí)序邏輯電路將在以后介紹。

組合邏輯電路是指電路在任一時(shí)刻的電路輸出狀態(tài)只與同一時(shí)刻各輸入狀態(tài)的組合有關(guān)，而與前一時(shí)刻的輸出狀態(tài)無(wú)關(guān)。組合電路沒(méi)有記憶功能，這是組合電路在邏輯功能上的共同特點(diǎn)。組合邏輯電路在電路結(jié)構(gòu)上要具備以下兩點(diǎn)：

1.輸出、輸入電路之間沒(méi)有反饋延遲通路。即信號(hào)只有從輸入到輸出的單向傳輸，沒(méi)有從輸出到輸入的反饋回路。

2.電路中不包含有存儲(chǔ)單元，全部由門電路組成，例如觸發(fā)器等。這也是組合邏輯電路結(jié)構(gòu)的共同特點(diǎn)。4.1.1組合邏輯電路的特點(diǎn)4.1.2組合邏輯電路的邏輯功能描述圖4.1.1組合邏輯電路示意圖

組合電路有n個(gè)輸入變量A1、A2、A3…An，有m個(gè)輸出變量L1、L2、L3…Lm，輸出變量是輸入變量的邏輯函數(shù)。用邏輯函數(shù)表達(dá)式來(lái)描述該邏輯電路的邏輯功能：組合電路的邏輯功能還可以用邏輯真值表、卡諾圖和邏輯圖等方法來(lái)描述，以使電路的功能表述更方便、直觀、明顯，有利于組合電路的分析和設(shè)計(jì)。4.2.組合邏輯電路的分析和設(shè)計(jì)4.2.1組合邏輯電路的分析

分析組合邏輯電路的目的是，對(duì)于一個(gè)給定的邏輯電路，確定其邏輯功能。分析組合邏輯電路的步驟大致如下：

(1)根據(jù)邏輯電路，從輸入到輸出，寫(xiě)出各級(jí)邏輯函數(shù)表達(dá)式，直到寫(xiě)出最后輸出端與輸入信號(hào)的邏輯函數(shù)表達(dá)式。

(2)將各邏輯函數(shù)表達(dá)式化簡(jiǎn)和變換，以得到最簡(jiǎn)單的表達(dá)式。

(3)根據(jù)簡(jiǎn)化后的邏輯表達(dá)式列出真值表。

(4)根據(jù)真值表和簡(jiǎn)化后的邏輯表達(dá)式對(duì)邏輯電路進(jìn)行分析，最后確定其功能。(1)由邏輯圖逐級(jí)寫(xiě)出邏輯表達(dá)式。為了寫(xiě)表達(dá)式方便，借助中間變量P例4.2.1

組合電路如下圖所示，分析該電路的邏輯功能。例4.2.1電路圖解：

(2)化簡(jiǎn)與變換因?yàn)橄乱徊揭姓嬷当?，所以要通過(guò)化簡(jiǎn)與變換，使表達(dá)式有利于列真值表，一般應(yīng)變換成與－或式或最小項(xiàng)表達(dá)式。(3)由表達(dá)式列出真值表經(jīng)過(guò)化簡(jiǎn)與變換的表達(dá)式為兩個(gè)最小項(xiàng)之和的非，很容易列出真值表如右表。例4.2.1電路的真值表A

B

CL00000101001110010111011101111110(4)分析邏輯功能由真值表可知，當(dāng)A、B、C三個(gè)變量不一致時(shí)，電路輸出為“1”，所以這個(gè)電路稱為“不一致電路”。(2)列真值表例4.2.2試分析下圖所示電路的邏輯功能。(1)根據(jù)給出的邏輯圖，得出L1、L2和A、B、C、D之間的邏輯函數(shù)式。當(dāng)邏輯函數(shù)式并不復(fù)雜時(shí)，則可省去化簡(jiǎn)步驟。解：圖4.2.2電路的真值表ABCDL1L2ABCDL1L2000000010010001101000101011001110110100110010110100010011010101111001101111011111001011001101001

當(dāng)ABCD的取值是奇數(shù)個(gè)1時(shí)，L1為1，當(dāng)其的取值是偶數(shù)個(gè)1時(shí)，L2為1。所以，電路的邏輯功能是一個(gè)4位的奇偶校驗(yàn)器。(3)分析邏輯功能：例4.2.3

已知邏輯電路如下圖所示，分析其邏輯功能。

寫(xiě)出邏輯函數(shù)式解：(3)列真值表：(2)將S邏輯函數(shù)表達(dá)式進(jìn)行化簡(jiǎn)和變換：例4.2.3的真值表輸入輸出AB00011011CS00010110(4)分析邏輯功能把A當(dāng)做加數(shù)，B當(dāng)做被加數(shù)，則S為和，C為進(jìn)位。所以，上圖是兩個(gè)一位二進(jìn)制的加法器，稱為半加器，是組合邏輯電路中的常用器件之一。4.2.2組合邏輯電路的設(shè)計(jì)

組合邏輯電路設(shè)計(jì)的任務(wù)，就是根據(jù)實(shí)際應(yīng)用需要所提出的邏輯問(wèn)題，設(shè)計(jì)出滿足這一邏輯問(wèn)題要求的邏輯電路。組合電路的設(shè)計(jì)過(guò)程正好與分析過(guò)程相反。

組合邏輯電路的設(shè)計(jì)步驟大致如下：

(1)明確實(shí)際問(wèn)題的邏輯功能。許多實(shí)際設(shè)計(jì)要求是用文字描述的，因此，需要確定實(shí)際問(wèn)題的邏輯功能，并確定輸入、輸出變量數(shù)及表示符號(hào)。

(2)根據(jù)對(duì)電路邏輯功能的要求，列出真值表。

(3)根據(jù)真值表寫(xiě)出邏輯表達(dá)式。

(4)簡(jiǎn)化和變換邏輯函數(shù)表達(dá)式，畫(huà)出邏輯電路圖。例4.2.4

設(shè)計(jì)一個(gè)A、B、C三人表決電路，結(jié)果按“少數(shù)服從多數(shù)”的原則決定，但是A有否決權(quán)。解：(1)建立該邏輯函數(shù)的真值表

設(shè)三人的意見(jiàn)為變量A、B、C，表決結(jié)果為函數(shù)L。對(duì)變量及函數(shù)進(jìn)行如下?tīng)顟B(tài)賦值：對(duì)于變量A、B、C，設(shè)同意為邏輯“1”；不同意為邏輯“0”。對(duì)于函數(shù)L，設(shè)事情通過(guò)為邏輯“1”；沒(méi)通過(guò)為邏輯“0”。顯然，當(dāng)A=0時(shí)，A行使否決權(quán)，故L=0。例4.2.4的真值表A

B

CL00000101001110010111011100000111(2)由真值表寫(xiě)出邏輯表達(dá)式：(3)化簡(jiǎn)變換成與非－與非式

(4)畫(huà)邏輯圖

例4.2.4的邏輯圖例4.2.4用與非門實(shí)現(xiàn)的邏輯圖例4.2.5

某電灌站有大中小L0、L1、L2三臺(tái)電動(dòng)水泵，其中L0為大功率泵，L1為中功率泵，L2為小功率泵。抽水灌溉過(guò)程中，根據(jù)保證灌溉用水同時(shí)節(jié)約用水的原則，按照“灌溉渠水位低于下限水位C時(shí)，三臺(tái)水泵都啟動(dòng)運(yùn)行；水位達(dá)到C或超過(guò)C但低于中等水位B時(shí),啟動(dòng)大水泵和小水泵；達(dá)到和超過(guò)水位B但低于上限水位A時(shí)，啟動(dòng)中、小水泵；水位達(dá)到上限水位A時(shí)，三臺(tái)水泵都停止運(yùn)行”的要求，設(shè)計(jì)一個(gè)控制水泵啟動(dòng)運(yùn)行的控制電路。解：(1)列真值表：

設(shè)輸入信號(hào)A、B、C，水位達(dá)到和超過(guò)下限水位C時(shí)，C為邏輯“1”，否則C為邏輯“0”；水位到達(dá)和超過(guò)中等水位B時(shí)，B為邏輯“1”，否則B為邏輯“0”；水位到達(dá)(和超過(guò))上限水位A時(shí)，A為邏輯“1”，否則A為邏輯“0”。對(duì)于輸出，使水泵啟動(dòng)運(yùn)行，對(duì)應(yīng)輸出為邏輯“1”，否則為邏輯“0”。由于實(shí)際水位高低的變化過(guò)程中，B為1時(shí)C肯定為1，A為1時(shí)，B和C肯定都為1。因而A、B和C這三個(gè)輸入變量的可能組合中，010、100、101、110這四種組合是不會(huì)出現(xiàn)的。由此很容易列出邏輯真值表如下表所示。例4.2.5的真值表輸入輸出ABCL0

L1

L2000001011111111101011000(2)寫(xiě)出各輸出邏輯函數(shù)的表達(dá)式：

考察真值表，L0為1，B為0，A對(duì)L0無(wú)影響；同理，B和C對(duì)L2也無(wú)影響；考慮到010、100、101、110這四種變量組合不會(huì)出現(xiàn)，故在化簡(jiǎn)邏輯表達(dá)式時(shí)可以把它們作為任意項(xiàng)處理(也可以用卡諾圖法化簡(jiǎn))。所以邏輯函數(shù)表達(dá)式為：×0×××101L1CAB×0×××11L0ABC×0×××111L2ABC例4.2.5用與非門實(shí)現(xiàn)的邏輯圖若采用與非門實(shí)現(xiàn)，將L1轉(zhuǎn)換為與非表達(dá)式，可得：

(3)畫(huà)出邏輯圖：例4.2.5邏輯圖顯然用與非門實(shí)現(xiàn)成本較低!例4.2.6試設(shè)計(jì)一個(gè)碼變換器，將十進(jìn)制的4位二進(jìn)制碼(8421BCD)轉(zhuǎn)換成典型格雷碼。(1)分析題意，確定輸入變量與輸出變量的數(shù)目。題目給定的4位二進(jìn)制碼(8421BCD)，可以直接作為輸入變量，用B3

、B2

、B1

、B0表示；輸出4位格雷碼用G3、G2、G1、G0表示。解：(2)列出真值表：8421碼轉(zhuǎn)換為格雷碼的真值表輸入變量輸出變量B3B2B1B0G3G2G1G0000000000001000100100011001100100100011001010111011001010111010010001100100111011010××××1011××××1100××××1101××××1110××××1111××××(3)根據(jù)真值表，填寫(xiě)輸出函數(shù)卡諾圖：

需要指出的是，G2的卡諾圖畫(huà)的不是大圈，畫(huà)大圈得到的是G2=B3+B2將更簡(jiǎn)單。但是這更簡(jiǎn)單的邏輯表達(dá)式要多用一種或門器件，而G1、G0都是用異或門，故采用異或門就減少了器件種類。這就更切合工程中的實(shí)際應(yīng)用情況。(4)根據(jù)卡諾圖得出G0～G3的邏輯函數(shù)表達(dá)式：G3=B3

例4.2.6邏輯圖(5)根據(jù)邏輯函數(shù)表達(dá)式繪出邏輯電路圖如右圖。4.3加法器4.3.1半加器和全加器4.3.2多位加法器

算術(shù)運(yùn)算是數(shù)字系統(tǒng)的基本功能，更是計(jì)算機(jī)中不可缺少的組成單元。在計(jì)算機(jī)中，加法是一種基本運(yùn)算，其它的算術(shù)運(yùn)算往往是轉(zhuǎn)換為加法進(jìn)行的。能夠?qū)崿F(xiàn)二進(jìn)制加法運(yùn)算的邏輯電路稱為加法器。

只能進(jìn)行本位加數(shù)、被加數(shù)的加法運(yùn)算而不考慮相鄰低位進(jìn)位的邏輯部件叫做半加器；能同時(shí)進(jìn)行本位加數(shù)、被加數(shù)和相鄰低位的進(jìn)位信號(hào)的加法運(yùn)算的邏輯部件稱為全加器。4.3.1半加器和全加器1．半加器

半加器不考慮低位來(lái)的進(jìn)位，最低位的加法就是半加。半加器有兩個(gè)輸入端，分別為加數(shù)A和被加數(shù)B；輸出也是兩個(gè)，分別為和數(shù)S和向相鄰高位的進(jìn)位C。圖4.3.1半加器框圖與非門構(gòu)成的半加器異或門構(gòu)成的半加器表4.3.1半加器的真值表輸入輸出被加數(shù)A

加數(shù)B和數(shù)S

進(jìn)位數(shù)C0001101100101001輸出邏輯函數(shù)表達(dá)式:

將上式用代數(shù)法變換成與非形式：半加器邏輯符號(hào)2.全加器全加器框圖

除了最低位以外，在多位數(shù)加法運(yùn)算時(shí)，其他各位都需要考慮低位送來(lái)的進(jìn)位?？紤]低位來(lái)的進(jìn)位的加法器稱為全加器。

全加器的真值表輸入輸出Ai

Bi

Ci-1Si

Ci

0000010100111001011101110010100110010111邏輯函數(shù)表達(dá)式：全加器兩個(gè)半加器和一個(gè)或門組成全加器4.3.2多位加法器1.串行進(jìn)位加法器

兩個(gè)4位相加數(shù)A3A2A1A0和B3B2B1B0的各位同時(shí)送到相應(yīng)全加器的輸入端，進(jìn)位數(shù)Ci串行傳送。全加器的個(gè)數(shù)等于相加數(shù)的位數(shù)。最低位全加器的Ci-1端應(yīng)接0。顯然，每一位的相加結(jié)果都必須等到低一位的進(jìn)位產(chǎn)生以后才能建立起來(lái)，因此將這種結(jié)構(gòu)的電路稱為串行進(jìn)位加法器。這種加法器的最大缺點(diǎn)是運(yùn)算速度慢。2.超前進(jìn)位加法器

為提高運(yùn)算速度，必須減小由進(jìn)位信號(hào)逐級(jí)傳遞所耗費(fèi)的時(shí)間。高位的進(jìn)位輸入信號(hào)能否在相加運(yùn)算開(kāi)始時(shí)就知道呢?

加到第i位的進(jìn)位輸入信號(hào)是這兩個(gè)加數(shù)第i位以下各位狀態(tài)的函數(shù)，所以第i位的進(jìn)位輸入信號(hào)Ci-1一定能由Ai-1Ai-2…A0

和Bi-1Bi-2…B0唯一地確定?？梢酝ㄟ^(guò)邏輯電路事先得出每一位全加器的進(jìn)位輸入信號(hào),這種加法器稱為超前進(jìn)位加法器

兩種情況下會(huì)有進(jìn)位輸出信號(hào)產(chǎn)生。第一種情況是AiBi=1，這時(shí)Ci=1。第二種情況是Ai+Bi=1且Ci-1=1，也產(chǎn)生Ci=1的信號(hào)，這時(shí)可以把來(lái)自低位的進(jìn)位輸人信號(hào)Ci-1直接傳送到進(jìn)位輸出端Ci。也就是說(shuō)，第i位的進(jìn)位輸出信號(hào)Ci和輸入信號(hào)Ci-1可以在加數(shù)、被加數(shù)信號(hào)輸入時(shí)直接運(yùn)算產(chǎn)生而不用等待。

若Ai=Bi=1，則AiBi=1，得Ci=1，即產(chǎn)生進(jìn)位。所以我們定義Gi=AiBi，Gi稱為產(chǎn)生變量。若，則AiBi=0，得Ci=Ci-1，即能夠?qū)⒌臀坏倪M(jìn)位信號(hào)傳送到高位的進(jìn)位輸出端而不要等待。所以我們定義，Pi稱為傳輸變量。

Gi和Pi都只與被加數(shù)Ai和加數(shù)Bi有關(guān),與進(jìn)位信號(hào)無(wú)關(guān)。

各位的進(jìn)位信號(hào)都只與Gi、Pi和C-1有關(guān)，而C-1是向最低位的進(jìn)位信號(hào)，其值為0，所以各位的進(jìn)位信號(hào)都只與加數(shù)Ai和被加數(shù)Bi有關(guān)，它們是可以并行產(chǎn)生的，從而可實(shí)現(xiàn)不用等待的超前進(jìn)位。集成4位加法器74HC283的邏輯電路圖74HC283的邏輯框圖74HC283引腳圖圖2片74HC283組成的8位二進(jìn)制數(shù)加法電路

將多片74HC283進(jìn)行級(jí)聯(lián)，就可擴(kuò)展加法運(yùn)算的位數(shù)。電路。2片74HC283組成的8位二進(jìn)制數(shù)加法電路的級(jí)聯(lián)是串行進(jìn)位方式，低位片(1)的進(jìn)位輸出連到高位片(2)的進(jìn)位輸入。當(dāng)級(jí)聯(lián)數(shù)目增加較多時(shí)，會(huì)顯著影響運(yùn)算速度。為了不影響運(yùn)算速度，多片電路的級(jí)聯(lián)必須采用并行進(jìn)位的級(jí)聯(lián)方式。3.超前進(jìn)位產(chǎn)生器74LS182集成超前進(jìn)位產(chǎn)生器74LSl8274LSl82的引出端信號(hào)分別是：進(jìn)位輸入端Cn，進(jìn)位產(chǎn)生輸入端～，進(jìn)位傳輸輸入端～，進(jìn)位輸出端Cn+x、Cn+y、Cn+z，進(jìn)位產(chǎn)生輸出端，進(jìn)位傳輸輸出端。和可以用于實(shí)現(xiàn)多個(gè)超前進(jìn)位產(chǎn)生器連接。4.多位加法器的應(yīng)用例4.3.1

設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換電路，將8421BCD碼轉(zhuǎn)換為余3碼，用74HC283實(shí)現(xiàn)。解：以8421BCD碼DCBA為輸入、余3碼Y3Y2Y1Y0為輸出，可得到代碼轉(zhuǎn)換電路的真值表，例4.3.1的邏輯真值表輸入8421BCD碼輸出余3碼DCBAY3Y2Y1

Y0000000010010001101000101011001111001001101000101011001111001101010111100

余3碼比8421BCD碼多3。因此實(shí)現(xiàn)8421BCD碼到余3碼的變換，只需把每組8421BCD碼都加上3（0011）。即：Y3Y2Y1Y0=DCBA+00118421BCD碼轉(zhuǎn)換為余3碼電路Y3Y2Y1Y0=DCBA+0011

加法器是算術(shù)運(yùn)算器件，它可作二進(jìn)制加法運(yùn)算，也可以作減法運(yùn)算(把減數(shù)碼變換為補(bǔ)碼，即用加上補(bǔ)碼來(lái)實(shí)現(xiàn)減法運(yùn)算)。外加控制電路能夠?qū)崿F(xiàn)多種算術(shù)、邏輯運(yùn)算，還能應(yīng)用于十進(jìn)制代碼運(yùn)算及代碼間的轉(zhuǎn)換等等。如果能將邏輯函數(shù)化簡(jiǎn)為輸入、輸出變量或輸入變量與常數(shù)在數(shù)值上相加的關(guān)系，這時(shí)用加法器來(lái)設(shè)計(jì)組合邏輯電路就十分方便。例4.3.2

試用74HC283實(shí)現(xiàn)余3碼到8421BCD碼的轉(zhuǎn)換。解：由例4.3.1知，對(duì)同一個(gè)十進(jìn)制數(shù)符，余3碼比8421BCD碼多3，可得轉(zhuǎn)換電路的真值表。因此實(shí)現(xiàn)余3碼到8421BCD碼的變換，只需從余3碼中減去3（0011）。利用二進(jìn)制補(bǔ)碼的概念，很容易實(shí)現(xiàn)上述減法。由于0011的補(bǔ)碼為1101，減0011與加1101等效。即Y3Y2Y1Y0＝X3X2X1X0＋1101例4.3.2的邏輯真值表輸入余3碼輸出8421BCD碼X3X2X1X0Y3Y2Y1

Y0001101000101011001111001101010111100000000010010001101000101011001111001余3碼轉(zhuǎn)換為8421BCD碼電路例4.3.3

試用74HC283構(gòu)成一位8421BCD碼加法器。解：當(dāng)兩個(gè)用8421BCD碼表示的一位十進(jìn)制數(shù)相加時(shí)，每個(gè)數(shù)都不會(huì)大于9（1001），考慮到低位來(lái)的進(jìn)位，最大的和為9+9+1=19。根據(jù)題意可列出電路的真值表。十進(jìn)制數(shù)0～19與相應(yīng)的二進(jìn)制數(shù)及8421BCD碼4位加法器輸出二進(jìn)制數(shù)輸出8421BCD碼NC3S3S2S1S0D10D3D2D1D0000000000001000010000120001000010300011000114001000010050010100101600110001107001110011180100001000901001010011001010100001101011100011201100100101301101100111401110101001501111101011610000１011017100０１1011118100１0１1000191001111001

用4位二進(jìn)制數(shù)加法器74HC283完成這個(gè)加法運(yùn)算時(shí)，加法器輸出的是4位二進(jìn)制數(shù)表示的和，而不是BCD碼。因此，必須想辦法將4位二進(jìn)制數(shù)表示的和轉(zhuǎn)換成8421BCD碼。將真值表中0～19的二進(jìn)制數(shù)和用8421BCD碼表示的數(shù)進(jìn)行比較發(fā)現(xiàn)，當(dāng)和數(shù)小于1001(9)時(shí)，二進(jìn)制碼與8421BCD碼相同；當(dāng)和數(shù)大于1001(9)時(shí)以后的十組代碼，8421BCD的最高位D10為1，而D3

D2D1D0與和數(shù)小于1001(9)時(shí)的代碼是相同的，但是都比表左邊對(duì)應(yīng)的二進(jìn)制代碼小0110(6)。故只要在二進(jìn)制碼上加0110(6)就可以把二進(jìn)制碼轉(zhuǎn)換為8421BCD碼，同時(shí)產(chǎn)生進(jìn)位輸出。這一轉(zhuǎn)換可以由一個(gè)修正電路來(lái)完成。CS>9

的卡諾圖設(shè)C為修正信號(hào)

C=C3+CS>9

CS>9=S3S2+S3S1

所以,C=C3+S3S2+S3S1

當(dāng)C＝1時(shí)，把0110加到二進(jìn)制加法器輸出端即可，同時(shí)C作為一位8421BCD碼加法器的進(jìn)位信號(hào)。

用一片74HC283加法器進(jìn)行求和運(yùn)算，用門電路產(chǎn)生修正信號(hào)，一片74HC283實(shí)現(xiàn)加6修正，即得一位8421BCD碼加法器，進(jìn)位輸出可以用修正信號(hào)C，也可以用第２片的C3端作為進(jìn)位輸出端。如右圖所示。用2片74HC283構(gòu)成一位8421BCD碼加法器

當(dāng)C＝1時(shí)，把0110加到二進(jìn)制加法器輸出端即可，同時(shí)C作為一位8421BCD碼加法器的進(jìn)位信號(hào)。C=C3+S3S2+S3S1

4.4.1二進(jìn)制編碼器4.4.2二－十進(jìn)制編碼器4.4.3優(yōu)先編碼器4.4編碼器

將具有特定意義的信息用相應(yīng)的二進(jìn)制代碼表示的過(guò)程稱為編碼。實(shí)現(xiàn)編碼功能的電路稱為編碼器。

n位二進(jìn)制代碼可以組成2n個(gè)不同的狀態(tài)，既可以表示2n個(gè)信號(hào)，若需要對(duì)N個(gè)輸入有信號(hào)進(jìn)行編碼，則N≤2n

。

編碼器主要有二進(jìn)制編碼器、二一十進(jìn)制編碼器和優(yōu)先編碼器等。若編碼器有8個(gè)輸入端3個(gè)輸出端，稱為8線-3線編碼器；如有10個(gè)輸入端4個(gè)輸出端，稱為10線-4線編碼器。其余依此類推。4.4.1二進(jìn)制編碼器

用n位二進(jìn)制代碼來(lái)表示N=2n個(gè)信號(hào)的電路稱為二進(jìn)制編碼器。

在編碼過(guò)程中，一次只能有一個(gè)輸入信號(hào)被編碼，被編碼的信號(hào)必須是有效電平，有效電平可以使低電平，也可以是高電平，這與電路設(shè)計(jì)有關(guān)，編碼器不同，其有效電平可能不同。

輸入信號(hào)I0、

I1、

I2、…、I2n-1為2n個(gè)有待于編碼的信息，輸出信號(hào)、、…、

為n位代碼，其中

為最高位，

為最低位。解：(1)分析設(shè)計(jì)要求，列出功能真值表。例4.4.1

設(shè)計(jì)一個(gè)能將I0、

I1、

I2、…，I７8個(gè)輸入信號(hào)編成二進(jìn)制代碼輸出的編碼器。用與非門和非門實(shí)現(xiàn)。

該編碼器有8個(gè)輸入信號(hào)，分別是I0、

I1、

I2、…，I７，有編碼請(qǐng)求時(shí)，輸入信號(hào)用1表示，沒(méi)有時(shí)用0表示，即輸入信號(hào)高電平有效。根據(jù)N=8=2n可求出n=3，為3位二進(jìn)制代碼，分別以Y2

、Y1

和Y0表示。8線-3線編碼器的功能真值表輸入輸出

I0

I1

I2

I3I4

I5I6I7Y2

Y1

Y01000000001000000001000000001000000001000000001000000001000000001000001010011100101110111

(2)根據(jù)真值表寫(xiě)出邏輯函數(shù)表達(dá)式。由編碼真值表可知，在8個(gè)輸入編碼信號(hào)中，同一時(shí)刻只能對(duì)一個(gè)請(qǐng)求編碼的信號(hào)進(jìn)行編碼。否則，輸出二進(jìn)制代碼會(huì)發(fā)生混亂，這也就是說(shuō)，這I0、

I1、

I2、…，I７8個(gè)信號(hào)是相互排斥的。因此，輸出函數(shù)就是其值為1對(duì)應(yīng)輸入變量（指請(qǐng)求編碼信號(hào)取值為1的便利）進(jìn)行邏輯加，即：Y2=I4+I5+I6+I7Y1=I2+I3+I6+I7

Y0=I1+I3+I5+I7

(3)因要求使用與非門實(shí)現(xiàn)，變換為與非表達(dá)式：(4)畫(huà)邏輯電路圖

如果沒(méi)有使用與非門和非門實(shí)現(xiàn)的限制，便可以用或門實(shí)現(xiàn)，電路如下圖：Y2=I4+I5+I6+I7Y1=I2+I3+I6+I7Y0=I1+I3+I5+I7

或門組成的8線-3線二進(jìn)制編碼器與非門組成的8線-3線二進(jìn)制編碼器

如果設(shè)計(jì)為輸入編碼信號(hào)為低電平有效，則功能真值表中的I0～I(xiàn)7在有編碼信號(hào)請(qǐng)求時(shí)，輸入信號(hào)用0表示，沒(méi)有編碼信號(hào)時(shí)用1表示，那么，各個(gè)信號(hào)輸入端我們改用～表示的話，我們就可以得到用3個(gè)四輸入端的與非門組成的8線-3線二進(jìn)制編碼器，

輸入有10個(gè)數(shù)碼，要求有10種狀態(tài)，而3位二進(jìn)制代碼只有8種狀態(tài)，顯然需要用4位(24>10，取n=4)二進(jìn)制代碼。這種編碼器又稱為10線-4線編碼器。4.4.2二－十進(jìn)制編碼器

二－十進(jìn)制編碼器就是用4位二進(jìn)制數(shù)碼對(duì)0～9一位十進(jìn)制數(shù)碼進(jìn)行編碼的電路。10線-4線8421BCD碼編碼器真值表輸

入輸

出NI0

I1I2

I3I4I5I6I7I8I9Y3

Y2

Y1

Y001234567891000000000010000000000100000000001000000000010000000000100000000001000000000010000000000100000000001000000010010001101000101011001111000100110線-4線8421BCD碼編碼器真值表輸入輸出NI0

I1I2

I3I4I5I6I7I8I9Y3

Y2

Y1

Y0012345678910000000000100000000001000000000010000000000100000000001000000000010000000000100000000001000000000010000000100100011010001010110011110001001或門組成的二－十進(jìn)制編碼器邏輯圖

上式變換為與非形式，可用與非門和非門邏輯圖。與非門組成的二－十進(jìn)制編碼器邏輯電路圖(2)列功能真值表設(shè)S0～S9沒(méi)有一個(gè)被按下，則ABCD=0000，GS=0；S0～S9中有一個(gè)被按下，GS=1。例4.4.2

分析下圖所示電路的工作原理。解：(1)分析電路，寫(xiě)邏輯函數(shù)表達(dá)式

(2)列真值表設(shè)S0～S9沒(méi)有一個(gè)被按下，則ABCD=0000，GS=0；S0～S9中有一個(gè)被按下，GS=1。例4.4.2電路的功能表輸入輸出

S9

S8

S7

S6

S5

S4S3

S2S1S0

A

B

C

D

GS111111111111111111101111111101111111101111111101111111101111111101111111101111111101111111101111111101111111110000000001000110010100111010010101101101011111000110011(3)分析電路的邏輯功能

按鍵S0～S9代表輸入的十個(gè)十進(jìn)制數(shù)符號(hào)0～9，輸入為低電平有效，即某一按鍵按下，該鍵對(duì)應(yīng)的右端的輸入信號(hào)為0，其余各鍵右端輸入端都為1。4個(gè)輸出端A、B、C、D，為4位8421BCD碼。電路是帶使能標(biāo)志的鍵控8421BCD碼編碼器。I7～I(xiàn)0為編碼輸入端，優(yōu)先順序?yàn)镮7→I0，即I7的優(yōu)先級(jí)最高，然后是I6、I5、…、I0，低電平有效。A2～A0為編碼輸出端，也是低電平有效。即反碼輸出。另外。EI為使能輸入端，GS為優(yōu)先編碼工作標(biāo)志，都是低電平有效。EO為使能輸出端，高電平有效。4.4.3優(yōu)先編碼器

只對(duì)其中一個(gè)優(yōu)先級(jí)別最高的信號(hào)進(jìn)行編碼的邏輯電路稱為優(yōu)先編碼器。輸入編碼信號(hào)優(yōu)先級(jí)別的高低，則是由設(shè)計(jì)者根據(jù)實(shí)際工作需要事先安排的。1.8線－3線優(yōu)先編碼器7414874148優(yōu)先編碼器功能表輸入輸出EI

I0

I1

I2

I3I4

I5I6I7A2

A1

A0

GS

EO1××××××××0111111110×××××××00××××××010×××××0110××××01110×××011110××0111110×011111100111111111111111100000100101010010110110001101011100111101注：表中×號(hào)表示可0可1，為任意值。

優(yōu)先編碼器74148的邏輯圖74148引腳圖

優(yōu)先編碼器74148的邏輯圖

當(dāng)EI為1時(shí)，各輸出信號(hào)均為1，編碼器處于非工作狀態(tài)。當(dāng)EI為0，I7～I(xiàn)0均為1時(shí)，輸出A2、A1、A0及GS都為1，EO為0，此時(shí)器件仍處于非工作狀態(tài)。功能表的第三行～第十行說(shuō)明，當(dāng)EI為0時(shí)，若Ii=0(有效)，Ii＋1～I(xiàn)7都為1(無(wú)效)時(shí)，就輸出i的反碼，而與低于Ii的信號(hào)I0～I(xiàn)i－1的狀態(tài)無(wú)關(guān)。因此實(shí)現(xiàn)了由I7～I(xiàn)0的優(yōu)先編碼順序。即I7的優(yōu)先級(jí)最高。然后是I6、I5、I4、…、I0。由表可知,GS為優(yōu)先編碼標(biāo)志。利用編碼器的輸入使能端EI、輸出使能端EO和優(yōu)先編碼工作標(biāo)志GS，可以擴(kuò)展編碼器的輸入輸出端。例4.4.3

用兩片74148組成16線-4線優(yōu)先編碼器，其邏輯電路如下圖，試分析其工作原理。

兩片74148實(shí)現(xiàn)的16線—4線優(yōu)先編碼器

兩片74148實(shí)現(xiàn)的16線—4線優(yōu)先編碼器解：(1)電路初始處于允許編碼狀態(tài)，片2優(yōu)先。即片2有信號(hào)輸入時(shí)，片1被禁止，片2沒(méi)有信號(hào)輸入時(shí)，片1允許編碼。由于74148片內(nèi)是優(yōu)先編碼，片間是高位片2優(yōu)先，故組成的4位編碼器仍然是優(yōu)先編碼器。(2)當(dāng)片2的輸入端沒(méi)有信號(hào)輸入，即X8～X15全為1時(shí)，GS2=1（即Y3=1），EO2=0（即EI1=0），片1處于允許編碼狀態(tài)。(3)當(dāng)片2有信號(hào)輸入，EO2=1（即EI1=1），片1處于禁止編碼狀態(tài)。8421BCD碼編碼器應(yīng)有10個(gè)編碼輸入端，4個(gè)編碼輸出端。現(xiàn)在74148的基礎(chǔ)上增加兩個(gè)編碼輸入端、和輸出端Y3，采用原碼輸出。例4.4.4

試用8線-3線編碼器74148和門電路設(shè)計(jì)8421BCD碼優(yōu)先編碼器。解：(1)列出功能表8421BCD優(yōu)先編碼器功能表輸入輸出I0

I1

I2

I3I4

I5I6I7I8

I9Y3

Y2

Y1

Y0

×××××××××0××××××××01×××××××011××××××0111×××××01111××××011111×××0111111××01111111×01111111101111111111001100001110110010101000011001000010000

輸出采用原碼，而因?yàn)槭褂梅创a輸出的74148為主電路，所以后三位的輸出Y2Y1

Y0只要分別在74148的原輸出端加接反相器即得到原碼。那么(2)寫(xiě)邏輯函數(shù)式考慮到I9比I8優(yōu)先，只要在這兩個(gè)輸入端同時(shí)為0時(shí)使輸出Y0＝1即可，故原74148的A0端應(yīng)加接一個(gè)與非門，即

。為使I8比I7

～I(xiàn)0優(yōu)先，利用使能輸入EI的功能，將A3連接到EI端。于是得到邏輯函數(shù)式：74148和門電路組成的8421BCD編碼器

當(dāng)I9、I8無(wú)輸入（即I9、I8均為高平）時(shí)，與非門G4的輸出Y3=0，同時(shí)使74148的EI=0，允許74148工作，74148對(duì)輸入I0～I(xiàn)7進(jìn)行編碼。如I6=0，則A2A1A0=001，經(jīng)門G1、G2、G3處理后，Y2Y1Y0=110，所以總輸出Y3Y2Y1Y0=0110。這正好是6的842lBCD碼。當(dāng)I9或I8有輸入（低電平）時(shí)，與非門G4的輸出Y3=1，同時(shí)使74148的EI=1，禁止74148工作，使A2A1A0=111。如果此時(shí)I9=0，總輸出Y3Y2Y1Y0=1001。如果I8=0，總輸出Y3Y2Y1Y0=1000。正好是9和8的842lBCD碼。(4)檢驗(yàn)分析74148和門電路組成的8421BCD編碼器2.二－十進(jìn)制編碼器74LS147二-十進(jìn)制有線編碼器74LS1479個(gè)輸入端～，的優(yōu)先級(jí)別最高，依次是、、…，的優(yōu)先權(quán)最低。為4個(gè)輸出端，以BCD碼的反碼形式輸出。二-十進(jìn)制優(yōu)先編碼器74LS147

若有輸入端，此時(shí)都為1，對(duì)應(yīng)輸出應(yīng)該是；而功能表中都為1時(shí)，已經(jīng)是。這表明，就是等同于都為1的情況，故端完全可以省去，就用都為1來(lái)表示該端子的功能。所以，圖中只有而沒(méi)有畫(huà)出。4.5譯碼器和數(shù)據(jù)分配器4.5.1二進(jìn)制譯碼器4.5.2二－十進(jìn)制譯碼器4.5.3顯示譯碼器4.5.4譯碼器的應(yīng)用4.5.5數(shù)據(jù)分配器

譯碼就是將具有特定含義的二進(jìn)制代碼轉(zhuǎn)換成對(duì)應(yīng)的輸出信號(hào)，是編碼的逆過(guò)程。具有譯碼功能的邏輯電路稱為譯碼器。譯碼器可分為兩種類型，一種是將一系列代碼轉(zhuǎn)換成與之一一對(duì)應(yīng)的有效信號(hào)，這種譯碼器可稱為唯一地址譯碼器，它常用于計(jì)算機(jī)中對(duì)存儲(chǔ)器單元地址的譯碼，即將每一個(gè)地址代碼轉(zhuǎn)換成一個(gè)有效信號(hào)，從而選中對(duì)應(yīng)的單元。如二進(jìn)制譯碼器和二－十進(jìn)制譯碼器；另一種是將一種代碼轉(zhuǎn)換成另一種代碼，稱為代碼變換器，如數(shù)字顯示譯碼器。4.5譯碼器和數(shù)據(jù)分配器4.5.1二進(jìn)制譯碼器

將輸入二進(jìn)制代碼的各種組合按其原意轉(zhuǎn)換成對(duì)應(yīng)信號(hào)輸出的邏輯電路稱為二進(jìn)制譯碼器。它具有n個(gè)輸入端，2n個(gè)輸出端和1個(gè)使能輸入端。習(xí)慣上稱之為n線－2n線譯碼器。

在使能輸入端為有效電平時(shí)，對(duì)應(yīng)每一組輸入代碼，只有其中一個(gè)輸出端為有效電平，其余輸出端都為相反電平，也稱為無(wú)效電平。輸出信號(hào)可以是高電平有效，也可以是低電平有效。二進(jìn)制譯碼器結(jié)構(gòu)圖二進(jìn)制譯碼器有N=2n個(gè)輸出端，屬于完全譯碼，輸出是輸入變量的各種組合，因此一個(gè)輸出對(duì)應(yīng)一個(gè)最小項(xiàng)，故又稱為最小項(xiàng)譯碼器。輸出端是1有效的，稱為高電平譯碼，一個(gè)輸出就是一個(gè)最小項(xiàng)；若輸出端是0有效的，則稱為低電平譯碼，一個(gè)輸出對(duì)應(yīng)一個(gè)最小項(xiàng)的非。1.2線-4線譯碼器2線-4線譯碼器輸入變量A、B共有4種不同的狀態(tài)組合，因而有4個(gè)輸出信號(hào)Y3、

Y2、Y1、Y0

，屬于完全譯碼，且輸出低電平有效。表4.5.12線—4線譯碼器功能表輸入輸出EI

A

BY0

Y1

Y2

Y31

××00000101001111110111101111011110

當(dāng)EI=1時(shí)，無(wú)論A、B為何種狀態(tài)，輸出全為1，譯碼器處于非工作狀態(tài)。而當(dāng)EI=0時(shí)，對(duì)應(yīng)于A、B的某種狀態(tài)組合，其中只有一個(gè)輸出量為0，其余各輸出量均為1。例如：AB＝00時(shí)，輸出為為Y0=0，其余輸出端Y3、

Y2、Y1均為1。由此可見(jiàn)，譯碼器是通過(guò)輸出端的邏輯電平以識(shí)別不同的代碼。表4.5.12線—4線譯碼器功能表輸入輸出EI

A

BY0

Y1

Y2

Y31

××000001010011111101111011110111102線-4線譯碼器邏輯圖2.集成電路譯碼器74X139邏輯符號(hào)

框外部的、、、和作為變量符號(hào)，表示外部輸入或輸出信號(hào)名稱，字母上面的“－”號(hào)說(shuō)明該輸入或輸出是低電平有效。符號(hào)框內(nèi)部的輸入、輸出變量表示其內(nèi)部的邏輯關(guān)系。當(dāng)輸入或輸出為低電平有效時(shí)，邏輯符號(hào)框外部、～的邏輯狀態(tài)與符號(hào)框內(nèi)部相應(yīng)的變量的邏輯狀態(tài)相反。在推導(dǎo)表達(dá)式的過(guò)程中，如果低電平有效的輸入或輸出變量上面的“－”號(hào)參與運(yùn)算，則在畫(huà)邏輯圖或驗(yàn)證真值表時(shí)，注意將其還原為低電平有效符號(hào)。74LSl38是典型的3線－8線譯碼器。輸入為三位二進(jìn)制數(shù)A2、A1、A0，它們共有8種狀態(tài)的組合，可譯出8個(gè)輸出信號(hào)，輸出為低電平有效，屬于全譯碼器。3線—8線譯碼器74LS138功能表輸入輸出G1

G2AG2BA2

A1

A0Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7×1×××10××100100100100100100100100×××××××××0000010100111001011101111111111111111111111111110111111110111111110111111110111111110111111110111111110111111110

為了擴(kuò)展譯碼器的輸入變量，還設(shè)置了3個(gè)使能端(也叫選通控制端或允許端)G1、G2A和G2B。功能表可知，G1＝0或者G2A=1或者G2B=1時(shí)，譯碼器處于禁止態(tài)，所有的輸出端都處于高電平。當(dāng)G1＝1且G2A=0、G2B=0時(shí)，譯碼器處于工作態(tài)。74LS138集成譯碼器邏輯圖……

(i=0～7)

由知，當(dāng)G1＝1且G2A=0、G2B=0時(shí)，。這說(shuō)明每個(gè)輸出都是輸入變量所對(duì)應(yīng)的最小項(xiàng)的非，是低電平譯碼。74LS138的引腳排列和邏輯功能示意圖4.5.2二－十進(jìn)制譯碼器

二-十進(jìn)制譯碼器是把BCD碼的10個(gè)代碼翻譯成有效輸出信號(hào)的譯碼器，又稱為8421BCD碼～十進(jìn)制碼譯碼器，是一種碼制變換譯碼器。其輸入端是十進(jìn)制數(shù)的4位二進(jìn)制BCD碼，分別用A3、A2、A1、A0表示；輸出的是與10個(gè)十進(jìn)制數(shù)字相對(duì)應(yīng)的10個(gè)信號(hào)，用～表示，低電平有效。因?yàn)槎?十進(jìn)制譯碼器有4根輸入線，10根輸出線，故又稱4線-10線譯碼器。在8421BCD譯碼器中，有1010到1111共6個(gè)冗余碼，它們是不應(yīng)該出現(xiàn)的。根據(jù)這6個(gè)冗余碼處理方式的不同，二-十進(jìn)制譯碼器又可分為部分譯碼器和完全譯碼器。

部分譯碼器

部分譯碼也稱做不完全譯碼，這種譯碼器的輸入端只出現(xiàn)規(guī)定的前10種代碼，而不出現(xiàn)其他6種不采用的代碼。將不采用的代碼作為無(wú)關(guān)項(xiàng)來(lái)處理，利用無(wú)關(guān)項(xiàng)簡(jiǎn)化邏輯函數(shù)，以便減少門電路的輸入端數(shù)的接線。部分譯碼的二－十進(jìn)制譯碼器部分譯碼的二－十進(jìn)制譯碼器

部分譯碼的二－十進(jìn)制譯碼器功能表十進(jìn)制數(shù)輸入輸出A3A2A1A0012345678900000001001000110100010101100111100010010111111111101111111111011111111110111111111101111111111011111111110111111111101111111111011111111110

1010～1111這六組碼是不采用的，在正常工作時(shí)一般不會(huì)出現(xiàn)，但在開(kāi)機(jī)或有干擾時(shí)則可能產(chǎn)生，常稱它為偽輸入。出現(xiàn)偽輸入，譯碼器可能有一個(gè)以上的輸出為0。如當(dāng)輸入端為A3A2A1A0＝1111時(shí)，譯碼器輸出和均為0，這是不允許的，也是這種不完全譯碼譯碼器的缺點(diǎn)。2.完全譯碼

完全譯碼是指對(duì)16種輸入代碼都進(jìn)行翻譯處理，不再把不采用的代碼作為無(wú)關(guān)項(xiàng)處理，而是按最小項(xiàng)譯碼，但這時(shí)的1010～1111這六組偽碼對(duì)應(yīng)的譯碼輸出全為高電平。完全譯碼的二－十進(jìn)制譯碼器74LS42

74LS42的引腳排列和邏輯功能示意圖表4.5.4完全譯碼的二-十進(jìn)制譯碼器功能表十進(jìn)制數(shù)輸入輸出A3A2A1A0012345678900000001001000110100010101100111100010010111111111101111111111011111111110111111111101111111111011111111110111111111101111111111011111111110偽碼101010111100110111101111111111111111111111111111111111111111111111111111111111111111完全譯碼器對(duì)于6個(gè)偽碼，其輸出全部為高電平，所以也稱它是拒絕偽碼的譯碼器。4.5.3顯示譯碼器

顯示器件的種類很多，按顯示方式分，有字型重疊式、點(diǎn)陣式、分段式等；按發(fā)光物質(zhì)分，有半導(dǎo)體發(fā)光二極管(LED)顯示器、液晶顯示器(LCD)、熒光顯示器、氣體放電管顯示器等。目前在數(shù)字電路中應(yīng)用最廣泛的是由發(fā)光二極管構(gòu)成的七段數(shù)字顯示器。數(shù)字顯示電路包括譯碼驅(qū)動(dòng)電路和數(shù)碼顯示器。8421BCD碼顯示譯碼器框圖1.七段LED數(shù)字顯示器七段數(shù)字顯示器及發(fā)光段組合圖半導(dǎo)體數(shù)字顯示器的內(nèi)部接法2.顯示譯碼(驅(qū)動(dòng))器

為使數(shù)碼管能顯示十進(jìn)制數(shù)，必須將十進(jìn)制數(shù)的代碼經(jīng)譯碼器譯出，然后經(jīng)驅(qū)動(dòng)器點(diǎn)亮對(duì)應(yīng)的段。譯碼器的功能就是，對(duì)應(yīng)于某一組數(shù)碼輸入，相應(yīng)的幾個(gè)輸出端有有效信號(hào)輸出。74LS48的邏輯符號(hào)

常用的集成七段顯示譯碼器有兩類，一類譯碼器輸出高電平有效信號(hào)，用來(lái)驅(qū)動(dòng)共陰極顯示器，如TTL七段顯示譯碼器74LS48以及CMOS七段顯示譯碼器74HC451l、74HC48；另一類輸出低電平有效信號(hào)，以驅(qū)動(dòng)共陽(yáng)極顯示器，如TTL七段顯示譯碼器74LS47。七段顯示譯碼器74LS48的邏輯功能表

功能（輸入)

輸入

輸入/輸出輸出顯示字形A3A2A1A0

a

b

c

d

e

f

g

0123456789101112131415滅燈滅零試燈

111×1×1×1×1×1×1×1×1×1×1×1×1×1×1×××100×

0000000100100011010001010110011110001001101010111100110111101111××××0000××××

1111111111111111001

1111110011000011011011