數(shù)字電路與邏輯設(shè)計(jì)課件：組合邏輯電路

組合邏輯電路3.1組合邏輯電路的分析3.2組合邏輯電路的設(shè)計(jì)3.3常用中規(guī)模組合邏輯器件及應(yīng)用3.4組合邏輯電路中的競爭與冒險(xiǎn)3.1組合邏輯電路的分析

所謂邏輯電路的分析，就是找出給定邏輯電路輸出和輸入之間的邏輯關(guān)系，并指出電路的邏輯功能。分析過程一般按下列步驟進(jìn)行：①根據(jù)給定的邏輯電路，從輸入端開始，逐級(jí)推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式。②根據(jù)輸出函數(shù)表達(dá)式列出真值表。③用文字概括出電路的邏輯功能。【例3-1-1】分析圖3-1-2所示組合邏輯電路的邏輯功能。

解：根據(jù)給出的邏輯圖，逐級(jí)推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式：圖3-1-2例3-1-1邏輯電路表3-1-1例3-1-1的真值表ABCF00000101001110010111011100010111

由真值表可以看出，在三個(gè)輸入變量中，只要有兩個(gè)或兩個(gè)以上的輸入變量為1，則輸出函數(shù)F為1，否則為0，它表示了一種“少數(shù)服從多數(shù)”的邏輯關(guān)系。因此可以將該電路概括為：三變量多數(shù)表決器?！纠?-1-2】分析圖3-1-3所示電路，指出該電路的邏輯功能。圖3-1-3例3-1-2邏輯電路

①寫出函數(shù)表達(dá)式。②列真值表。AiBiCiCi+1Si0000010100111001011101110001011001101011表3-1-2例3-1-2真值表解：

③分析功能。由真值表可見，當(dāng)三個(gè)輸入變量Ai、Bi、Ci中有一個(gè)為1或三個(gè)同時(shí)為1時(shí)，輸出Si=1，而當(dāng)三個(gè)變量中有兩個(gè)或兩個(gè)以上同時(shí)為1時(shí)，輸出Ci+1=1，它正好實(shí)現(xiàn)了Ai、Bi、Ci三個(gè)一位二進(jìn)制數(shù)的加法運(yùn)算功能，這種電路稱為一位全加器。其中，Ai、Bi分別為兩個(gè)一位二進(jìn)制數(shù)相加的被加數(shù)、加數(shù)，Ci為低位向本位的進(jìn)位，Si為本位和，Ci+1是本位向高位的進(jìn)位。一位全加器的符號(hào)如圖3-1-4(a)所示。

（a）一位全加器符號(hào)（b）二進(jìn)制加法示意圖圖3-1-4一位二進(jìn)制全加器符號(hào)及多位二進(jìn)制數(shù)相加示意圖

表3-1-3半加器真值表圖3-1-5一位二進(jìn)制半加器電路圖3.2組合邏輯電路的設(shè)計(jì)

工程上的最佳設(shè)計(jì)，通常需要用多個(gè)指標(biāo)去衡量，主要考慮的問題有以下幾個(gè)方面：①所用的邏輯器件數(shù)目最少，器件的種類最少，且器件之間的連線最簡單。這樣的電路稱“最小化”電路。②滿足速度要求，應(yīng)使級(jí)數(shù)盡量少，以減少門電路的延遲。③功耗小，工作穩(wěn)定可靠。

上述“最佳化”是從滿足工程實(shí)際需要提出的。顯然，“最小化”電路不一定是“最佳化”電路，必須從經(jīng)濟(jì)指標(biāo)和速度、功耗等多個(gè)指標(biāo)綜合考慮，才能設(shè)計(jì)出最佳電路。組合邏輯電路可以采用小規(guī)模集成電路實(shí)現(xiàn)，也可以采用中規(guī)模集成電路器件或存儲(chǔ)器、可編程邏輯器件來實(shí)現(xiàn)。雖然采用中、大規(guī)模集成電路設(shè)計(jì)時(shí)，其最佳含義及設(shè)計(jì)方法都有所不同，但采用傳統(tǒng)的設(shè)計(jì)方法仍是數(shù)字電路設(shè)計(jì)的基礎(chǔ)。因此下面先介紹采用設(shè)計(jì)的實(shí)例。

組合邏輯電路的設(shè)計(jì)一般可按以下步驟進(jìn)行：①邏輯抽象。將文字描述的邏輯命題轉(zhuǎn)換成真值表叫邏輯抽象，首先要分析邏輯命題，確定輸入、輸出變量；然后用二值邏輯的0、1兩種狀態(tài)分別對(duì)輸入、輸出變量進(jìn)行邏輯賦值，即確定0、1的具體含義；最后根據(jù)輸出與輸入之間的邏輯關(guān)系列出真值表。②選擇器件類型。根據(jù)命題的要求和器件的功能及其資源情況決定采用哪種器件。例如，當(dāng)選用MSI組合邏輯器件設(shè)計(jì)電路時(shí)，對(duì)于多輸出函數(shù)來說，通常選用譯碼器實(shí)現(xiàn)電路較方便，而對(duì)單輸出函數(shù)來說，則選用數(shù)據(jù)選擇器實(shí)現(xiàn)電路較方便。③根據(jù)真值表和選用邏輯器件的類型，寫出相應(yīng)的邏輯函數(shù)表達(dá)式。當(dāng)采用SSI集成門設(shè)計(jì)時(shí)，為了獲得最簡單的設(shè)計(jì)結(jié)果，應(yīng)將邏輯函數(shù)表達(dá)式化簡，并變換為與門電路相對(duì)應(yīng)的最簡式。④根據(jù)邏輯函數(shù)表達(dá)式及選用的邏輯器件畫出邏輯電路圖?！纠?-2-1】設(shè)計(jì)一個(gè)具有主裁判制的三人表決器，設(shè)主裁判為A，另外兩個(gè)裁判為B、C。只有當(dāng)主裁判同意，并且另外至少有一個(gè)裁判同意時(shí)，表決通過F=1；否則不通過F=0。選用與非門實(shí)現(xiàn)邏輯電路。解：①邏輯抽象。根據(jù)題意列真值表從題目要求可看出表決器有三個(gè)輸入變量，一個(gè)輸出變量。假設(shè)裁判同意為邏輯1，不同意為邏輯0，根據(jù)題意列出真值表如表3-2-1所示。表3-2-1例3-2-1真值表②寫出最簡表達(dá)式題中要求用與非門實(shí)現(xiàn)邏輯電路，故需寫出與非-與非表達(dá)式，根據(jù)最小化電路設(shè)計(jì)思想，首先需要得到最簡與或表達(dá)式。因此，根據(jù)真值表填出其卡諾圖如圖3-2-1（a），圈卡諾圈，寫出最簡與或式，再轉(zhuǎn)換為與非-與非表達(dá)式。

③畫出邏輯電路圖根據(jù)邏輯表達(dá)式（3-2-1）畫出邏輯電路圖如圖3-2-1（b）所示。（a）卡諾圖（b）邏輯電路圖圖3-2-1例3-2-1邏輯電路【例3-2-2】設(shè)計(jì)一個(gè)用來判別一位8421BCD碼是否大于5的電路。如果輸入值大于5，電路輸出為1；當(dāng)輸入小于等于5時(shí)，電路輸出為0。解：

（1）邏輯抽象根據(jù)題意，輸入一位8421BCD碼需要用4個(gè)變量表示，分別設(shè)為A、B、C、D；輸出變量數(shù)只有1個(gè)設(shè)為F。由于一位8421BCD碼是由四位二進(jìn)制數(shù)組成，且其有效編碼為0000～1001，而1010～1111是不可能出現(xiàn)的，故在真值表中當(dāng)作任意項(xiàng)來處理。其真值表如表3-2-2所示。表3-2-2例3-2-2真值表（2）寫出表達(dá)式在沒有具體的邏輯門要求的情況下，一般根據(jù)真值表選擇化簡的表達(dá)式。由圖3-2-2（a）所示卡諾圖化簡，寫出與或表達(dá)式：（3）畫出邏輯電路圖根據(jù)簡化的與或表達(dá)式（3-2-2），用與門和或門畫出如圖3-2-2（b）所示邏輯電路圖。（3-2-2）（a）卡諾圖（b）邏輯電路圖圖3-2-2例3-2-2卡諾圖及與門和或門實(shí)現(xiàn)電路對(duì)卡諾圖3-2-2（a）也可以圈0，如圖3-2-3（a）所示，化簡寫成或與表達(dá)式，并進(jìn)一步得到或非-或非表達(dá)式（3-2-3）根據(jù)表達(dá)式（3-2-3），可用兩級(jí)或非門畫出如圖3-2-3（b）所示邏輯電路圖。（a）卡諾圖（b）邏輯電路圖圖3-2-3例3-2-2卡諾圖及或非門實(shí)現(xiàn)的邏輯電路比較圖3-2-2（b）和圖3-2-3（b）兩種實(shí)現(xiàn)電路，圖3-2-2（b）的電路需要與門和或門兩種類型的器件，而圖3-2-3（b）只需要或非門一種類型的器件，并且一片7402就集成了4個(gè)兩輸入或非門，一片7402就夠了。該例說明，所用的器件不同，實(shí)現(xiàn)電路的成本就不同。讀者可以自行分析采用其它類型集成門的實(shí)現(xiàn)電路?！纠?-2-3】某同學(xué)參加4門課程考試，規(guī)定如下：課程A及格獲得1個(gè)學(xué)分；課程B及格獲得2個(gè)學(xué)分；課程C及格獲得4個(gè)學(xué)分；課程D及格獲得5個(gè)學(xué)分；如果某門課程不及格獲得0個(gè)學(xué)分。若總計(jì)獲得8個(gè)學(xué)分以上（含8個(gè)）就可結(jié)業(yè)。請(qǐng)?jiān)O(shè)計(jì)一個(gè)根據(jù)四門課程學(xué)分判斷是否可以結(jié)業(yè)的邏輯電路。解：

（1）邏輯抽象分析題意，輸入變量數(shù)為4個(gè)，分別為A、B、C、D。假設(shè)輸入變量為1時(shí)表示獲得對(duì)應(yīng)的學(xué)分，否則對(duì)應(yīng)學(xué)分為0；輸出只有1個(gè)設(shè)為F，F(xiàn)=1表示結(jié)業(yè)，F(xiàn)=0表示不結(jié)業(yè)。滿足結(jié)業(yè)的條件是：A、B、C、D組合起來的學(xué)分之和大于等于8。如A=1，B=1，C=1，D=0時(shí)，其學(xué)分為1+2+4+0=7，則F=0；如A=1，B=1，C=0，D=1時(shí)，其學(xué)分為1+2+0+5=8，則F=1；如A=0，B=0，C=1，D=1時(shí)，其學(xué)分為0+0+4+5=9，則F=1。真值表如表3-2-3所示。表3-2-3例3-2-3真值表（2）寫出邏輯表達(dá)式根據(jù)真值表得到圖3-2-4（a）所示卡諾圖，觀察后化簡寫出最簡與或表達(dá)式，并進(jìn)一步得到與非-與非表達(dá)式：

（3-2-4）（3）畫邏輯電路圖根據(jù)化簡得到的與非-與非表達(dá)式（3-2-4），可用兩級(jí)與非門畫出如圖3-2-4（b）所示邏輯電路圖。（a）卡諾圖（b）邏輯電路圖圖3-2-4例3-2-3卡諾圖和與非門實(shí)現(xiàn)的邏輯電路【例3-2-4】一個(gè)小系統(tǒng)的兩個(gè)輸出邏輯函數(shù)Fa、Fb的K圖如圖3-2-5所示，設(shè)計(jì)該小系統(tǒng)的邏輯電路。

圖3-2-5例3-2-4K圖解：①不考慮公共項(xiàng)的化簡兩個(gè)輸出函數(shù)Fa、Fb的獨(dú)立最簡的化簡卡諾圈如圖3-2-6所示。分別寫出Fa和Fb的邏輯表達(dá)式為：（3-2-5）（3-2-6）圖3-2-6例3-2-5不考慮公共項(xiàng)的K圖化簡在表達(dá)式（3-2-5）和（3-2-6）中，分別給兩個(gè)表達(dá)式中的5個(gè)不同與項(xiàng)用Pi做了標(biāo)注。用非門、與門和或門實(shí)現(xiàn)該系統(tǒng)的電路圖如圖3-2-7（a）所示，該電路需要2個(gè)非門、5個(gè)與門、2個(gè)或門和19根連線（每個(gè)門的輸入線之和）。（a）未用公共項(xiàng)的化簡電路圖（b）用公共項(xiàng)的化簡電路圖圖3-2-7例3-2-4多輸出電路②考慮公共項(xiàng)的化簡觀察圖3-2-5所示Fb的化簡卡諾圈，我們可以看到P4、P5這兩個(gè)與項(xiàng)的卡諾圈在Fa的K圖中也可以圈出相同的圈，這樣利用公共項(xiàng)的化簡如K圖3-2-8所示。其邏輯式為：（3-2-7）（3-2-8）在表達(dá)式（3-2-7）和（3-2-8）中，分別給兩個(gè)表達(dá)式中的3個(gè)不同與項(xiàng)用Pi做了標(biāo)注。實(shí)現(xiàn)電路圖如圖3-2-7（b）所示，該電路只需要1個(gè)非門、3個(gè)與門、2個(gè)或門和14根連線。以上舉例說明，對(duì)于多輸出函數(shù)的化簡原則是：盡量利用公共項(xiàng)使整個(gè)系統(tǒng)使用的門和連線最少。圖3-2-8例3-2-5利用公共項(xiàng)的K圖化簡3.3常用中規(guī)模組合邏輯器件及應(yīng)用

3.3.1編碼器

優(yōu)先編碼器常用于優(yōu)先中斷系統(tǒng)和鍵盤編碼。常用的MSI優(yōu)先編碼器二進(jìn)制優(yōu)先編碼器，如74LS148（8線-3線優(yōu)先編碼器），二-十進(jìn)制優(yōu)先編碼器，如74LS147（10線-4線BCD優(yōu)先編碼器）。下面主要介紹二進(jìn)制優(yōu)先編碼器的功能及應(yīng)用。圖3-3-1編碼器的原理框圖74LS148是一種帶擴(kuò)展功能的二進(jìn)制優(yōu)先編碼器，其邏輯符號(hào)如圖3-3-2所示，功能表如表3-3-1所示。圖3-3-274LS148邏輯符號(hào)表3-3-174LS148的功能表圖3-3-2中，小圓圈表示低電平有效，各引出端功能如下：

7~0為狀態(tài)信號(hào)輸入端，低電平有效，7的優(yōu)先級(jí)別最高，0的級(jí)別最低；

C、B、A

為代碼(反碼)輸出端，C為最高位；

E1為使能(允許)輸入端，低電平有效；當(dāng)E1=0時(shí)，電路允許編碼；當(dāng)E1=1時(shí)，電路禁止編碼，輸出C、B、A均為高電平；E0和CS為使能輸出端和優(yōu)先標(biāo)志輸出端，主要用于級(jí)聯(lián)和擴(kuò)展。

從功能表可以看出，當(dāng)E1=1時(shí)，表示電路禁止編碼，即無論7~0中有無有效信號(hào)，輸出C、B、A均為1，并且CS=E0=1。當(dāng)E1=0時(shí)，表示電路允許編碼，如果7~0中有低電平(有效信號(hào))輸入，則輸出C、B、A是申請(qǐng)編碼中級(jí)別最高的編碼輸出(注意是反碼)，并且CS=0，E0=1；如果7~0中無有效信號(hào)輸入，則輸出C、B、A均為高電平，并且CS=1,E0=0。從另一個(gè)角度理解E0和CS的作用。當(dāng)E0=0，CS=1時(shí)，表示該電路允許編碼，但無碼可編；當(dāng)E0=1，CS=0時(shí)，表示該電路允許編碼，并且正在編碼；當(dāng)E0=CS=1時(shí)，表示該電路禁止編碼，即無法編碼。3.3.2譯碼器譯碼是編碼的逆過程，譯碼器(Decoders)是一種具有“翻譯”功能的多輸入、多輸出組合邏輯電路，它將輸入二進(jìn)制代碼的各種狀態(tài)，按其原意翻譯成對(duì)應(yīng)的狀態(tài)信息。有一些譯碼器設(shè)有一個(gè)和多個(gè)使能控制輸入端（又稱為片選端），用來控制允許譯碼或禁止譯碼，譯碼器的一般結(jié)構(gòu)如圖3-3-3所示。圖3-3-3譯碼器結(jié)構(gòu)常見的譯碼器具有位二進(jìn)制碼輸入，具有2n個(gè)不同的狀態(tài)，其輸出用位碼代表對(duì)應(yīng)輸入狀態(tài)的譯碼，通常m≤2n。譯碼器可以分為變量譯碼器和顯示譯碼器兩類。變量譯碼器也稱為唯一地址譯碼器，常用于計(jì)算機(jī)中將一個(gè)地址代碼轉(zhuǎn)換成一個(gè)有效信號(hào)。顯示譯碼器是用來驅(qū)動(dòng)顯示器件，以顯示數(shù)字、字符或圖形的器件。1.變量譯碼器

n（線）—2n（線）變量譯碼器是常用的完全譯碼器電路，也稱為二進(jìn)制譯碼器，它有n個(gè)編碼輸入(即n位二進(jìn)制碼)，m=2n個(gè)輸出。常見的變量譯碼器有2—4譯碼器、3—8譯碼器和4—16譯碼器。n（線）—m<2n（線）變量譯碼器是非完全譯碼器電路，它有n個(gè)編碼輸入(即n位二進(jìn)制碼)，m<2n個(gè)輸出。如4—10BCD譯碼器等。

（1）2-4譯碼器圖3-3-4為2—4譯碼器的邏輯電路（a）及邏輯符號(hào)（b），其功能表如表3-3-2所示，圖3-3-4中A1、A0為地址輸入端，A1為高位。為狀態(tài)信號(hào)輸出端，Yi上的“一橫”表示低電平有效，而不是取反。E為使能端(或稱選通控制端)，低電平有效。當(dāng)E=0時(shí)，允許譯碼器工作，中有一個(gè)為低電平輸出；當(dāng)E=1時(shí)，禁止譯碼器工作，所有輸出均為高電平。圖3-3-42-4譯碼器邏輯電路與邏輯符號(hào)一般使能端有兩個(gè)用途：一是可以用來擴(kuò)展輸入變量數(shù)(功能擴(kuò)展)；二是可以引入選通脈沖，以抑制冒險(xiǎn)脈沖的發(fā)生。注意，在中規(guī)模（MSI）集成器件的邏輯符號(hào)中，往往用變量上加非號(hào)或引腳端加圓圈示意低電平有效，如圖3-3-4（b）中的和。表3-3-22-4譯碼器功能表

從表3-3-2可以看出，當(dāng)E=0時(shí)，2—4譯碼器的輸出函數(shù)分別為：如果用表示i端的輸出，mi表示輸入地址變量A1、A0的一個(gè)最小項(xiàng)，則輸出函數(shù)可寫成可見，譯碼器的每一個(gè)輸出函數(shù)對(duì)應(yīng)輸入變量的一組取值，當(dāng)使能端有效(E=0)時(shí)，它正好是輸入變量最小項(xiàng)的非。因此變量譯碼器也稱為最小項(xiàng)發(fā)生器。

圖3-3-5為3—8譯碼器的邏輯符號(hào)，功能表如表3-3-3所示。圖中，A2、A1、A0為地址輸入端，A2為高位。為狀態(tài)信號(hào)輸出端，低電平有效。E1和E2A、E2B為使能端。由功能表可看出，只有當(dāng)E1為高，E2A、E2B都為低時(shí)，該譯碼器才有有效狀態(tài)信號(hào)輸出；若有一個(gè)條件不滿足，則譯碼不工作，輸出全為高。（2）3-8譯碼器圖3-3-53-8譯碼器74LS138的內(nèi)部邏輯電路及邏輯符號(hào)（2）3-8譯碼器表3-3-374138的功能表如果用表示i端的輸出，則輸出函數(shù)為（3）4-10譯碼器4-10譯碼器也稱為十進(jìn)制譯碼器、BCD譯碼器。常用的4-10譯碼器為74LS42，其邏輯符號(hào)如圖3-3-6所示。它的功能是將輸入的一位8421BCD碼(四位二進(jìn)制代碼)譯成10個(gè)高、低電平輸出信號(hào)，功能表如表3-3-4所示。圖3-3-64—10譯碼器74LS42的邏輯符號(hào)表3-3-44—10譯碼器74LS42功能表從表中可以看出，當(dāng)輸入一個(gè)8421BCD碼時(shí)，就會(huì)在它所表示的十進(jìn)制數(shù)的對(duì)應(yīng)輸出端產(chǎn)生一個(gè)低電平有效信號(hào)。如果輸入的是偽碼（非8421BCD碼），則譯碼輸出端均為無效電平（高電平），因此此器件電路結(jié)構(gòu)具有拒絕非法碼的功能。2.變量譯碼器的應(yīng)用變量譯碼器的應(yīng)用很廣，典型的應(yīng)用有以下幾種：①實(shí)現(xiàn)某器件或存儲(chǔ)系統(tǒng)的地址譯碼；②實(shí)現(xiàn)邏輯函數(shù)；③帶使能端的譯碼器可用作數(shù)據(jù)分配器或脈沖分配器。我們通過幾個(gè)實(shí)例來介紹地址譯碼和實(shí)現(xiàn)邏輯函數(shù)的應(yīng)用。

解：根據(jù)題意列出多地址譯碼電路的輸入、輸出對(duì)應(yīng)關(guān)系，如表3-3-5所示?！纠?-3-1】試用一片3-8譯碼器74LS138和少量門電路設(shè)計(jì)一個(gè)多地址譯碼電路。該譯碼電路有8根地址輸入線A7～A0，要求當(dāng)?shù)刂反a為B0H～B7H時(shí)，譯碼器的輸出～分別被譯中，且低電平有效。表3-3-5例3-3-1電路的輸入、輸出關(guān)系表【例3-3-2】用3-8譯碼器實(shí)現(xiàn)邏輯函數(shù)【例3-3-3】試用3—8譯碼器74LS138實(shí)現(xiàn)以下函數(shù)：

解：因?yàn)楫?dāng)譯碼器的使能端有效時(shí)，每個(gè)輸出，因此只要將函數(shù)的輸入變量加至譯碼器的地址輸入端，并在輸出端輔以少量的門電路，便可以實(shí)現(xiàn)邏輯函數(shù)。本題F1、F2均為三變量函數(shù)，首先令函數(shù)的輸入變量ABC=A2A1A0，然后將F1、F2變換為譯碼器輸出的形式：圖3-3-9例3-3-3邏輯電路3.變量譯碼器的擴(kuò)展

4.顯示譯碼器在數(shù)字系統(tǒng)中，經(jīng)常需要將二進(jìn)制代碼表示的數(shù)字或字符等信息直觀地顯示出來，因此要用到數(shù)碼顯示器和顯示譯碼器等邏輯器件。數(shù)碼顯示器是用來顯示數(shù)字、文字或符號(hào)的器件，也稱為數(shù)碼管；顯示譯碼器是用來驅(qū)動(dòng)數(shù)碼管顯示數(shù)字或字符的邏輯器件。圖3-3-12（a）是一個(gè)陰極連在一起的七段發(fā)光二極管（LED）數(shù)碼顯示管的內(nèi)部結(jié)構(gòu)，這種LED數(shù)碼管我們通常稱為共陰極數(shù)碼管。圖3-3-12（b）為七段LED數(shù)碼管的外部符號(hào)，圖3-3-12（c）為七段LED數(shù)碼管與BCD七段譯碼器的外部連接圖，數(shù)碼管與BCD七段譯碼器之間的電阻稱為限流電阻，一般取值在100Ω~1KΩ。既然有共陰極數(shù)碼管，那么一個(gè)陽極連在一起的七段LED數(shù)碼管就叫共陽極數(shù)碼管。LED點(diǎn)亮只須使其正向?qū)纯?，LED譯碼驅(qū)動(dòng)器根據(jù)LED的公共極是陽極還是陰極分為兩類，針對(duì)共陽極的低電平有效的中規(guī)模集成顯示譯碼驅(qū)動(dòng)器有74LS46、74LS47等，共陰極的高電平有效的譯碼驅(qū)動(dòng)器有74LS48、74LS49等。圖3-3-12七段譯碼器圖3-3-12（c）中的七段譯碼器，也稱4—7譯碼器，它的輸入是4位二進(jìn)制碼(以D、C、B、A表示)，輸出是數(shù)碼管各段的驅(qū)動(dòng)信號(hào)(以a、b、c、d、e、f、g表示)。若驅(qū)動(dòng)共陰極LED數(shù)碼管，則輸出應(yīng)為高電平有效，即輸出為高電平(1)時(shí)，相應(yīng)顯示段發(fā)光。例如，當(dāng)輸入DCBA=0101時(shí)，應(yīng)顯示數(shù)碼“5”，即要求同時(shí)點(diǎn)亮a、b、c、f、g段，熄滅d、e段，譯碼器的輸出應(yīng)為abcdefg=1011011，這一組代碼常稱為段碼，顯示0-9的七段譯碼器真值表見表3-3-6。表3-3-6BCD七段譯碼器真值表（驅(qū)動(dòng)共陰極數(shù)碼管）目前普遍使用的七段式數(shù)碼顯示器主要有發(fā)光二極管（LED）和液晶顯示器（LCD)兩種。LED由特殊的半導(dǎo)體材料砷化鎵、磷砷化鎵等制成，它可以單獨(dú)使用，也可以組成分段式或點(diǎn)陣式LED顯示器件，LED數(shù)碼顯示實(shí)物圖如圖3-3-13所示。LED數(shù)碼管是用LED構(gòu)成顯示數(shù)碼的筆劃來顯示數(shù)字，由于LED屬于主動(dòng)發(fā)光，故LED數(shù)碼管不需要外界光，適用于各種場合。LCD數(shù)碼管是利用液晶材料在交變電壓的作用下會(huì)吸收光，而沒有交變電場作用下不會(huì)吸收光，來顯示數(shù)碼，但由于液晶材料須有光時(shí)才能使用，故不能用于無外界光的場合（現(xiàn)在電腦或電視LCD是用背光燈才可以在夜間使用），但LCD相對(duì)LED有一個(gè)最大的優(yōu)點(diǎn)，就是耗電相當(dāng)節(jié)省。LCD譯碼驅(qū)動(dòng)電路與LED的譯碼驅(qū)動(dòng)電路不同，其輸出不是高電平或低電平，而是脈沖電壓，當(dāng)輸出有效時(shí)，其輸出為交變的脈沖電壓，否則為高電平或低電平。

74LS47是輸出低電平有效的LED顯示譯碼器，除了能夠?qū)σ晃籅CD輸入譯碼得到七段輸出外，74LS47還有試燈和滅零功能。圖3-3-13LED數(shù)碼顯示實(shí)物圖3.3.3數(shù)據(jù)選擇器1.數(shù)據(jù)選擇器的功能

數(shù)據(jù)選擇器又稱多路選擇器(Multiplexer,簡稱MUX)，其框圖如圖3-3-14(a)所示。它有2n位地址輸入、2n位數(shù)據(jù)輸入、1位輸出。每次在地址輸入的控制下，從多路輸入數(shù)據(jù)中選擇一路輸出，其功能類似于一個(gè)單刀多擲開關(guān)，見圖3-3-14(b)。圖3-3-14數(shù)據(jù)選擇器框圖及等效開關(guān)

常用的數(shù)據(jù)選擇器有2選1、4選1、8選1、16選1等。圖3-3-15是4選1數(shù)據(jù)選擇器的邏輯圖及符號(hào)，其中D0~D3是數(shù)據(jù)輸入端，也稱為數(shù)據(jù)通道；A1、A0是地址輸入端，或稱選擇輸入端；Y是輸出端；E是使能端，低電平有效。當(dāng)E=1時(shí)，輸出Y=0，即無效，當(dāng)E=0時(shí)，在地址輸入A1、A0的控制下，從D0~D3中選擇一路輸出，其功能表見表3-3-7。表3-3-74選1數(shù)據(jù)選擇器功能表EA1

A0Y1000000011011××D0D1D2D30圖3-3-154選1數(shù)據(jù)選擇器的邏輯圖及邏輯符號(hào)

當(dāng)E=0時(shí)，4選1MUX的邏輯功能還可以用以下表達(dá)式表示：

式中，mi是地址變量A1、A0所對(duì)應(yīng)的最小項(xiàng)，稱地址最小項(xiàng)。數(shù)據(jù)選擇器的輸入輸出關(guān)系也可以用矩陣形式表示為式中(A1A0)m是由最小項(xiàng)組成的行陣，(D0D1D2D3)T是由D0、D1、D2、D3組成的列陣的轉(zhuǎn)置。圖3-3-16為8選1MUX的邏輯符號(hào)，其功能表如表3-3-8所示，輸出表達(dá)式為圖3-3-168選1MUX邏輯符號(hào)表3-3-88選1MUX功能表EA2

A1A0Y100000000×××000001010011100101110

1110D0D1D2D3D4D5D6D72.數(shù)據(jù)選擇器的擴(kuò)展

擴(kuò)展的目的是用數(shù)據(jù)端少的數(shù)選器擴(kuò)展成更多數(shù)據(jù)端的MUX。擴(kuò)展可以通過MUX的使能端進(jìn)行擴(kuò)展。圖3-3-17所示為用4選1MUX擴(kuò)展為8選1MUX，注意用A2接入使能端，A2=0時(shí)Y1工作,Y2=0；A2=1時(shí)Y2工作，Y1=0。8選1MUX的表達(dá)式為其中，

2.數(shù)據(jù)選擇器的擴(kuò)展

圖3-3-17數(shù)選器擴(kuò)展2.數(shù)據(jù)選擇器的擴(kuò)展

圖3-3-18所示為全用4選1MUX擴(kuò)展為16選1MUX的兩級(jí)樹形結(jié)構(gòu)圖。A3,A2作為第一級(jí)的4選1MUX的地址，用于從第二級(jí)的4個(gè)4選1MUX的輸出中選擇哪個(gè)輸出到Y(jié)，16選1MUX的表達(dá)式的推導(dǎo)過程為

2.數(shù)據(jù)選擇器的擴(kuò)展

把Y1、Y2、Y3、Y4的表達(dá)式代入Y可得

圖3-3-18擴(kuò)展為16選1MUX的樹型結(jié)構(gòu)圖3.數(shù)據(jù)選擇器的應(yīng)用

數(shù)據(jù)選擇器的應(yīng)用很廣，典型應(yīng)用有以下幾個(gè)方面：實(shí)現(xiàn)多路信號(hào)的分時(shí)傳送；實(shí)現(xiàn)組合邏輯函數(shù)；實(shí)現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換；產(chǎn)生序列信號(hào)。下面介紹幾種典型應(yīng)用：3.數(shù)據(jù)選擇器的應(yīng)用

(1)實(shí)現(xiàn)組合邏輯函數(shù)對(duì)于n個(gè)地址輸入的MUX，當(dāng)使能端有效時(shí)，其輸出表達(dá)式為

其中mi是由地址變量An-1、…、A1、A0組成的地址最小項(xiàng)；Di為MUX的數(shù)據(jù)輸入，稱為mi的系數(shù)。當(dāng)Di=1時(shí)，其對(duì)應(yīng)的最小項(xiàng)mi在表達(dá)式中出現(xiàn)；當(dāng)Di=0時(shí)，對(duì)應(yīng)的mi不出現(xiàn)。(1)實(shí)現(xiàn)組合邏輯函數(shù)由于任何一個(gè)具有l(wèi)個(gè)變量的邏輯函數(shù)F都可以用最小項(xiàng)之和來表示為

(1)實(shí)現(xiàn)組合邏輯函數(shù)比較MUX的輸出表達(dá)式（3-3-5）和邏輯函數(shù)的表達(dá)式（3-3-6），兩者相似，所以可以利用MUX實(shí)現(xiàn)組合邏輯函數(shù)。為了利用MUX實(shí)現(xiàn)任意組合邏輯函數(shù)，讓我們先回顧一下邏輯函數(shù)與真值表之間的對(duì)應(yīng)關(guān)系：l個(gè)變量的邏輯函數(shù)可以用l個(gè)變量的真值表來表示，如3變量邏輯函數(shù)可以用3變量真值表表示，見例3-1-1。利用公式A+ā=1，我們可以把l個(gè)變量的邏輯函數(shù)用l+1個(gè)變量、l+2個(gè)變量的真值表來表示，如下面3變量邏輯函數(shù)通過變換可以用4變量邏輯函數(shù)表示，進(jìn)而可以畫出4變量真值表。(1)實(shí)現(xiàn)組合邏輯函數(shù)

表3-3-93變量邏輯函數(shù)的2變量真值表表示(1)實(shí)現(xiàn)組合邏輯函數(shù)根據(jù)以上分析，l個(gè)變量的邏輯函數(shù)可以用l變量的真值表來表示，也可以用(l+1)、(l+2)…變量的真值表來表示；還可以用(l-1)、(l-2)…變量的真值表來表示。由于邏輯函數(shù)的真值表和卡諾圖是一一對(duì)應(yīng)的，因此，l個(gè)變量的邏輯函數(shù)可以用l維(即l變量)K圖表示，也可以用(l-1)、(l-2)、…維K圖表示，這種(l-1)、(l-2)、…維K圖稱為降維K圖。要利用MUX實(shí)現(xiàn)任意組合邏輯函數(shù)，從MUX的輸出表達(dá)式（3-3-5）和邏輯函數(shù)的表達(dá)式（3-3-6）可以看出，只要MUX的地址端個(gè)數(shù)n和邏輯變量個(gè)數(shù)l相等，則邏輯函數(shù)真值表的輸出即為MUX的數(shù)據(jù)輸入，邏輯函數(shù)的變量即為MUX的選擇地址?！纠?-3-5】試用8選1MUX實(shí)現(xiàn)邏輯函數(shù)：

解：首先根據(jù)函數(shù)F畫出真值表，如表3-3-10所示。表3-3-10例3-3-5真值表已知8選1MUX的輸出方程為由題可知，函數(shù)F的變量個(gè)數(shù)和8選1MUX的地址端個(gè)數(shù)正好相等，因此，只需要依次連接A2=A，A1=B,A0=C，函數(shù)F的真值表輸出即對(duì)應(yīng)MUX的D0~D7。實(shí)現(xiàn)的邏輯電路如圖3-3-19所示。圖3-3-19例3-3-5實(shí)現(xiàn)電路【例3-3-6】試用4選1MUX實(shí)現(xiàn)三變量函數(shù)：

解：

①首先選擇地址輸入，令A(yù)1A0=AB，則多余輸入變量為C，余函數(shù)Di=f(c)。②確定余函數(shù)Di。用代數(shù)法將F的表達(dá)式變換為與Y相應(yīng)的形式：將F與Y對(duì)照可得圖3-3-20例3-3-6實(shí)現(xiàn)電路實(shí)現(xiàn)的邏輯電路如圖3-3-20所示，

圖3-3-21數(shù)據(jù)選擇器實(shí)現(xiàn)任意邏輯函數(shù)的通用模型(2)實(shí)現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換用8選1數(shù)據(jù)選擇器構(gòu)成的并-串轉(zhuǎn)換電路如圖3-3-22（a）所示，當(dāng)8選1MUX的地址輸入A2、A1、A0按照?qǐng)D3-3-22（b）所給的波形從000至111依次變化時(shí)，8選1MUX將并行輸入數(shù)據(jù)10110101依次送至Y端串行輸出。（a）實(shí)現(xiàn)電路

（b）時(shí)序波形圖3-3-22用MUX實(shí)現(xiàn)并-串轉(zhuǎn)換電路及時(shí)序波形

數(shù)據(jù)分配器又稱多路分配器(DEMUX)，其功能與數(shù)據(jù)選擇器相反，它可以將一路輸入數(shù)據(jù)按n位地址分送到2n個(gè)數(shù)據(jù)輸出端上。圖3-3-23為1—4DEMUX的邏輯符號(hào)，其功能表如表3-3-11所示。其中D為數(shù)據(jù)輸入，A1、A0為地址輸入，Y0~Y3為數(shù)據(jù)輸出，E為使能端。3.3.4數(shù)據(jù)分配器圖3-3-231—4DEMUXEA1

A0Y0Y1Y2Y31××0000010100111111D1111D1111D1111D表3-3-111—4DEMUX功能表常用的DEMUX有1—4DEMUX，1—8DEMUX，1—16DEMUX等。從表3-3-11看出，1—4DEMUX與2—4譯碼器功能相似，如果將2-4譯碼器的使能端E用作數(shù)據(jù)輸入端D(見圖3-3-24(a))，則2—4譯碼器的輸出可寫成隨著譯碼器輸入地址的改變，可使某個(gè)最小項(xiàng)mi為1，則譯碼器相應(yīng)的輸出Yi=D，因而只要改變譯碼器的地址輸入A、B，就可以將輸入數(shù)據(jù)D分配到不同的通道上去。因此，凡是具有使能端的譯碼器，都可以用作數(shù)據(jù)分配器。圖3-3-24(b)是將3—8譯碼器用作1—8DEMUX的邏輯圖。其中：圖3-3-24用譯碼器實(shí)現(xiàn)DEMUX

當(dāng)改變地址輸入A、B、C時(shí)，Yi=D，即輸入數(shù)據(jù)被反相分配到各輸出端。數(shù)據(jù)分配器常與數(shù)據(jù)選擇器聯(lián)用，以實(shí)現(xiàn)多通道數(shù)據(jù)分時(shí)傳送。例如，發(fā)送端由MUX將各路數(shù)據(jù)分時(shí)送到公共傳輸線上，接收端再由分配器將公共傳輸線上的數(shù)據(jù)適時(shí)分配到相應(yīng)的輸出端，而兩者的地址輸入都是同步控制的，其示意圖如圖3-3-25所示。圖3-3-25多通道數(shù)據(jù)分時(shí)傳送3.3.5加法器加法是數(shù)字系統(tǒng)中最常用的算術(shù)操作，是構(gòu)成電子計(jì)算機(jī)核心微處理器中算術(shù)邏輯單元的基礎(chǔ)。在計(jì)算機(jī)內(nèi)的加、減、乘、除運(yùn)算和許多數(shù)值型數(shù)據(jù)的處理都是通過加法器來實(shí)現(xiàn)的。圖3-3-26由4個(gè)全加器級(jí)聯(lián)構(gòu)成的4位二進(jìn)制數(shù)加法器1．由一位二進(jìn)制全加器構(gòu)成的串行進(jìn)位加法器在例3-1-2中已經(jīng)介紹了全加器，它可以完成兩個(gè)一位二進(jìn)制數(shù)相加。當(dāng)要實(shí)現(xiàn)兩個(gè)多位二進(jìn)制數(shù)相加時(shí)，可采用多個(gè)全加器級(jí)聯(lián)的方法來實(shí)現(xiàn)。如要實(shí)現(xiàn)圖3-1-3(b)所示兩個(gè)4位二進(jìn)制相加，可以由4個(gè)全加器級(jí)聯(lián)構(gòu)成，如圖3-3-26所示，它的進(jìn)位是由低位向高位逐位串行傳遞的，將這種進(jìn)位方式稱為串行進(jìn)位方式。這種結(jié)構(gòu)的加法器電路比較簡單，但運(yùn)算速度不高。為了克服運(yùn)算速度問題，可采用超前進(jìn)位等方式。2．超前進(jìn)位加法器超前進(jìn)位加法器（Carry-lookaheadadder）是針對(duì)普通全加器級(jí)聯(lián)時(shí)串行進(jìn)位產(chǎn)生的延遲，通過增加一個(gè)不是十分復(fù)雜的邏輯電路進(jìn)行改良后而設(shè)計(jì)成的并行加法器。（1）超前進(jìn)位加法器原理由例3-1-2可知一位二進(jìn)制全加器的進(jìn)位輸出方程為為了實(shí)現(xiàn)超前進(jìn)位，這里為二進(jìn)制加法器的每一位構(gòu)建兩個(gè)信號(hào)，分別叫作生成信號(hào)Gi和傳輸信號(hào)Pi，定義如下：（1）超前進(jìn)位加法器原理因此，多位加法器從低一位獲得的進(jìn)位可以用遞推公式表示為C(i+1)=PiCi+Gi例如，多位加法器的次低位從最低位獲得的進(jìn)位為C1=P0C0+G0從最低位開始的第三位獲得的進(jìn)位信號(hào)為C2=P1C1+G1=P1(P0C0+G0)+G1在圖3-3-26所示的串行進(jìn)位加法器中，C2是連接在其低一位的進(jìn)位輸出C1端，因此導(dǎo)致運(yùn)算的延遲累加，使得電路的計(jì)算效率降低。超前進(jìn)位加法器是將C1的邏輯函數(shù)代入到C2，因此，C2的進(jìn)位輸出僅取決于A1、B1、A0、B0和C0幾個(gè)信號(hào)，而這幾個(gè)信號(hào)都是外部的已知輸入信號(hào)，而非第一位的計(jì)算結(jié)果。以此類推，采用各位的生成信號(hào)Gi、傳輸信號(hào)Pi，以及最低位從外部獲取的進(jìn)位信號(hào)C0（通常接0）來表示多位全加器的所有進(jìn)位信號(hào)。圖3-3-26由4個(gè)全加器級(jí)聯(lián)構(gòu)成的4位二進(jìn)制數(shù)加法器（2）超前進(jìn)位加法器中規(guī)模集成芯片通過列出多位加法器各位的進(jìn)位輸出，可以發(fā)現(xiàn)高位的進(jìn)位輸出表達(dá)式（積之和式）涉及的變量逐漸增多，對(duì)應(yīng)的邏輯電路連線也會(huì)變得更復(fù)雜。因此通常用一定位數(shù)的超前進(jìn)位加法器中規(guī)模集成芯片實(shí)現(xiàn)更多位數(shù)的加法器，如要實(shí)現(xiàn)64位加法器，可以首先實(shí)現(xiàn)十六位超前進(jìn)位加法器，再級(jí)聯(lián)實(shí)現(xiàn)。常用超前進(jìn)位結(jié)構(gòu)的多位二進(jìn)制加法器中規(guī)模集成芯片有74LSxx系列的74LS83、74LS283等。

圖3-3-27超前進(jìn)位全加器74LS283邏輯符號(hào)及級(jí)聯(lián)應(yīng)用如果多片超前進(jìn)位加法器級(jí)聯(lián)時(shí)，片間進(jìn)位也要用超前進(jìn)位傳輸方式，則必須另外采用超前進(jìn)位產(chǎn)生器和具有級(jí)聯(lián)輸出的超前進(jìn)位加法器構(gòu)成電路。圖3-3-28（a）是超前進(jìn)位產(chǎn)生器74LS182的邏輯符號(hào)，圖3-3-28（b）是使用74LS182和4位算術(shù)邏輯單元74LS181的連接圖。圖3-3-28超前進(jìn)位產(chǎn)生器74LS182邏輯符號(hào)及其應(yīng)用電路超前進(jìn)位產(chǎn)生器是一種產(chǎn)生快速進(jìn)位的中規(guī)模集成電路。圖3-3-28（a）中P0、P1、P2、P3分別為進(jìn)位傳輸輸入信號(hào)，G0、G1、G2、G3分別為進(jìn)位產(chǎn)生輸入信號(hào)，Cn+1、Cn+2、Cn+3分別為進(jìn)位輸出，F(xiàn)P和FG分別為進(jìn)位傳輸輸出和進(jìn)位產(chǎn)生輸出。其表達(dá)式分別為3．加法器的應(yīng)用加法器在數(shù)字系統(tǒng)中的應(yīng)用十分廣泛。其除了能進(jìn)行多位二進(jìn)制數(shù)的加法運(yùn)算外，也可以用來完成二進(jìn)制減法運(yùn)算。在利用加法器完成減法運(yùn)算時(shí)，最通常的做法是將減數(shù)的二進(jìn)制數(shù)的每一位變反(0→1,1→0)，并且在最低位加1，其結(jié)果再同被減數(shù)相加。即采用減數(shù)求補(bǔ)相加法，A-B=A加[-B]補(bǔ)?！纠?-3-7】

用一片4位加法器74LS283和異或門構(gòu)成兩個(gè)4位二進(jìn)制數(shù)加減運(yùn)算。設(shè)x=0時(shí)實(shí)現(xiàn)加法運(yùn)算，x=1時(shí)實(shí)現(xiàn)減法運(yùn)算。解：分析由于計(jì)算機(jī)內(nèi)只有加法器，減法運(yùn)算是用補(bǔ)碼來實(shí)現(xiàn)的,即

A-B=A+(-B)補(bǔ)碼運(yùn)算A+(-B)補(bǔ)碼

(-B)補(bǔ)碼=B反+1由此可見，求(-B)的補(bǔ)碼是先對(duì)二進(jìn)制數(shù)B逐位取反后再加1得。用異或門實(shí)現(xiàn)輸出為原和反邏輯：當(dāng)x=0時(shí)，當(dāng)x=1時(shí)，加1可以通過低位進(jìn)位端Cin實(shí)現(xiàn)。用一片4位加法器實(shí)現(xiàn)的加減運(yùn)算可控電路如圖3-3-29所示。加、減運(yùn)算實(shí)現(xiàn)后，乘法運(yùn)算可以用多次加法實(shí)現(xiàn)除法則用多次減法實(shí)現(xiàn)。圖3-3-29加減運(yùn)算可控電路【例3-3-8】

試采用四位加法器完成余3碼到8421BCD碼的轉(zhuǎn)換。因?yàn)閷?duì)于同樣一個(gè)十進(jìn)制數(shù)，余3碼比相應(yīng)的8421BCD碼多3，因此要實(shí)現(xiàn)余3碼到8421BCD碼的轉(zhuǎn)換，只需從余3碼減去(0011)即可。由于0011各位變反后成為1100，再加1，即為1101，因此，減(0011)同加(1101)等效。所以，在四位加法器的A3~A0接上余3碼的四位代碼，B3、B2、B1、B0上接固定代碼1101，就能實(shí)現(xiàn)轉(zhuǎn)換，其邏輯電路如圖3-3-30所示。圖3-3-30全加器構(gòu)成的余3碼到8421BCD碼的轉(zhuǎn)換【例3-3-9】用四位二進(jìn)制全加器74LS283構(gòu)成一位8421BCD碼加法器電路。兩個(gè)用BCD碼表示的數(shù)字相加，并以BCD碼給出其和的電路稱為BCD碼加法器。兩個(gè)一位十進(jìn)制數(shù)相加，若考慮低位的進(jìn)位，其和應(yīng)為0~19。8421BCD碼加法器的輸入、輸出都應(yīng)用8421BCD碼表示，而四位二進(jìn)制加法器是按二進(jìn)制數(shù)進(jìn)行運(yùn)算的，因此必須將輸出的二進(jìn)制數(shù)(和數(shù))進(jìn)行修正，才能得到等值的8421BCD碼結(jié)果。表3-3-12列出了與十進(jìn)制數(shù)0~19相應(yīng)的二進(jìn)制數(shù)及8421BCD碼。從表中看出，當(dāng)和小于等于9時(shí)不需要修正，當(dāng)和大于9時(shí)需要加6(0110)修正，即當(dāng)和大于9時(shí)，二進(jìn)制和數(shù)加6(0110)才等于相應(yīng)的8421BCD碼。

從表中還看出，當(dāng)和大于9時(shí)，D10=1，因此可以用D10來控制是否需要修正，即D10=1時(shí)，和加6，D10=0時(shí)則不加。表3-3-12十進(jìn)制數(shù)0~19與相應(yīng)的二進(jìn)制數(shù)及8421BCD碼

圖3-3-31一位8421BCD碼加法器3.3.6數(shù)值比較器比較兩個(gè)二進(jìn)制數(shù)的大小和相等是數(shù)字系統(tǒng)中的常用操作，執(zhí)行這一操作的器件稱為比較器（Comparators），多位比較器分并行比較器和迭代比較器兩類。迭代比較器和前面的串行進(jìn)位加法器都屬于迭代電路。常用的數(shù)值比較器有4位比較器74LS85和8位比較器等。4位比較器74LS85的邏輯符號(hào)如圖3-3-32所示。圖中，A3A2A1A0、B3B2B1B0分別為4位比較器輸入，PA>B為比較結(jié)果A>B時(shí)的輸出，PA<B為A<B時(shí)的輸出，PA=B為A=B時(shí)的輸出，CA>B、CA<B和CA=B為低位比較結(jié)果的輸入(常作為級(jí)聯(lián)端)。表3-3-13所示為74LS85的功能表。圖3-3-32比較器74