基本邏輯門邏輯試驗報告

1、 基本邏輯門邏輯功能測試及應(yīng)用一、實驗?zāi)康?、掌握基本邏輯門的功能及驗證方法。2、學(xué)習(xí)TTL基本門電路的實際應(yīng)用。3、了解CMOS基本門電路的功能。4、掌握邏輯門多余輸入端的處理方法。二、實驗原理數(shù)字電路中，最基本的邏輯門可歸結(jié)為與門、或門和非門。實際應(yīng)用時，它們可以獨立使用，但用的更多的是經(jīng)過邏輯組合組成的復(fù)合門電路。目前廣泛使用的門電路有TTL門電路和CMOS門電路。1、TTL門電路TTL門電路是數(shù)字集成電路中應(yīng)用最廣泛的，由于其輸入端和輸出端的結(jié)構(gòu)形式都采用了半導(dǎo)體三極管，所以一般稱它為晶體管-晶體管邏輯電路，或稱為TTL電路。這種電路的電源電壓為+5V，高電平典型值為3.6V（2.4V

2、合格）；低電平典型值為0.3V（0.45合格）。常見的復(fù)合門有與非門、或非門、與或非門和異或門。有時門電路的輸入端多余無用，因為對TTL電路來說，懸空相當于“1”，所以對不同的邏輯門，其多余輸入端處理方法不同。（1）TTL與門、與非門的多余輸入端的處理如圖3.2.1為四輸入端與非門，若只需用兩個輸入端A和B，那么另兩個多余輸入端的處理方法是：&ABY&ABY&ABY+5V 并聯(lián) 懸空 通過電阻接高電平圖3.2.1 TTL與門、與非門多余輸入端的處理并聯(lián)、懸空或通過電阻接高電平使用，這是TTL型與門、與非門的特定要求，但要在使用中考慮到，并聯(lián)使用時，增加了門的輸入電容，對前級增加容性負載和增加輸

3、出電流，使該門的抗干擾能力下降；懸空使用，邏輯上可視為“1”，但該門的輸入端輸入阻抗高，易受外界干擾；相比之下，多余輸入端通過串接限流電阻接高電平的方法較好。（2）TTL或門、或非門的多余輸入端的處理如圖3.2.2為四輸入端或非門，若只需用兩個輸入端A和B，那么另兩個多余輸入端的處理方法是：并聯(lián)、接低電平或接地。1ABYA1BY并聯(lián) 接低電平或接地 圖3.2.2 TTL或門、或非門多余輸入端的處理（3）異或門的輸入端處理異或門是由基本邏輯門組合成的復(fù)合門電路。如圖3.2.3為二輸入端異或門，一輸入端為A，若另一輸入端接低電平，則輸出仍為A；若另一輸入端接高電平，則輸出為A，此時的異或門稱為可控

4、反相器。=1A=1AY = AY = A+5V圖3.2.3 異或門的輸入端處理在門電路的應(yīng)用中，常用到把它們“封鎖”的概念。如果把與非門的任一輸入端接地，則該與非門被封鎖；如果把或非門的任一輸入端接高電平，則該或非門被封鎖。由于TTL電路具有比較高的速度，比較強的抗干擾能力和足夠大的輸出幅度，在加上帶負載能力比較強，因此在工業(yè)控制中得到了最廣泛的應(yīng)用，但由于TTL電路的功耗較大，目前還不適合作大規(guī)模集成電路。2、CMOS門電路CMOS門電路是由NMOS和PMOS管組成，初態(tài)功耗也只有毫瓦級，電源電壓變化范圍大+3V+18V。它的集成度很高，易制成大規(guī)模集成電路。由于CMOS電路輸入阻抗很高，容

5、易接受靜電感應(yīng)而造成極間擊穿，形成永久性的損壞，因此，在工藝上除了在電路輸入端加保護電路外，使用時應(yīng)注意以下幾點：（1）器件應(yīng)在導(dǎo)電容器內(nèi)存放，器件引線可用金屬導(dǎo)線、導(dǎo)電泡沫等將其一并短路。（2）VDD接電源正極，VSS接電源負極（通常接地），不允許反接。同樣在裝接電路，拔插集成電路時，必須切斷電源，嚴禁帶電操作。（3）多余輸入端不允許懸空，應(yīng)按邏輯要求處理接電源或地，否則將會使電路的邏輯混亂并損壞器件。（4）器件的輸入信號不允許超出電源電壓范圍，或者說輸入端的電流不得超過10mA。（5）CMOS電路的電源電壓應(yīng)先接通，再接入信號，否則會破壞輸入端的結(jié)構(gòu)，工作結(jié)束時，應(yīng)先斷輸入信號再切斷電源。

6、（6）輸出端所接電容負載不能大于500pF，否則輸出級功耗過大而損壞電路。（7）CMOS電路不能以線與方式進行連接。另外，CMOS門不使用的輸入端，不能閑置呈懸空狀態(tài)，應(yīng)根據(jù)邏輯功能的不同，采用下列方法處理：對于CMOS與門、與非門，多余端的處理方法有兩種：多余端與其它有用的輸入端并聯(lián)使用；將多余輸入端接高電平。如圖3.2.4所示。&AY+VDD&AY+VDD圖3.2.4 CMOS與非門多余輸入端的處理對于CMOS或非門，多余輸入端的處理方法也有兩種：多余端與其它有用的輸入端并聯(lián)使用；將多余輸入端接地。如圖3.2.5所示。1AY+VDD1AY+VDD圖3.2.5 CMOS或非門多余輸入端的處理

7、三、實驗儀器與器材1、THD-4型數(shù)字電路實驗箱2、GOS-620示波器3、器材：74LS00 四-2輸入與非門 74LS54 四-2-3-3-2輸入與或非門 74LS86 四-2輸入異或門四、實驗內(nèi)容與步驟1、TTL與非門的邏輯功能及應(yīng)用芯片的引腳號查法是面對芯片有字的正面，從缺口處的下方（左下角），逆時針從1數(shù)起。芯片要能工作，必須接電源和地。本實驗所用與非門集成芯片為74LS00四-二輸入與非門，其引腳排列如圖3.2.6所示。圖3.2.6 74LS00引腳排列（1）測試74LS00四-2輸入與非門的邏輯功能選中74LS00一個與非門，將其輸入端A和B分別接至電平輸出器插孔，由電平輸出控制

8、開關(guān)控制所需電平值，扳動開關(guān)給出四種組合輸入。將輸出端接至發(fā)光二極管的輸入插孔，并通過發(fā)光二極管的亮和滅來觀察門的輸出狀態(tài)。如圖3.2.7所示，其邏輯函數(shù)式為：，將觀測結(jié)果填入表3.2.1中。輸入輸出A BY0 00 11 01 1表3.2.1 與非門邏輯功能測試表&ABY123714+5V圖3.2.7 與非門邏輯功能測試圖 （2）用74LS00實現(xiàn)或邏輯：，寫出轉(zhuǎn)換過程邏輯函數(shù)式，畫出標明引腳的邏輯電路圖，測試其邏輯功能，將觀測結(jié)果填入表3.2.2中。表3.2.3 數(shù) 據(jù) 表 表3.2.2 或邏輯功能測試表 輸入輸出A BY0 00 11 01 1輸入輸出輸入輸出A B CYA B CY0

9、0 00 0 10 1 00 1 100011 0 01 0 11 1 01 1 10011（3）用74LS00實現(xiàn)表3.2.3所示的邏輯函數(shù)。寫出設(shè)計函數(shù)式，畫出標明引腳的邏輯電路圖，并驗證之。 2、TTL與或非門的邏輯功能及應(yīng)用（1）測試74LS54四-2-3-3-2輸入與或非門的邏輯功能74LS54引腳排列如圖3.2.8所示。NC圖3.2.8 74LS54引腳排列邏輯表達式為： 現(xiàn)要求測試的邏輯函數(shù)式為：。接線如圖3.2.9所示，用開關(guān)改變輸入變量A、B、C、D的狀態(tài)，給出十六種組合輸入，通過發(fā)光二極管觀測輸出端Y的狀態(tài)，將觀測結(jié)果填入表3.2.4中。表3.2.4 與或非邏輯功能測試表

10、& 1YABCDEGFHIJ+5V123461471112輸入輸出輸入輸出A B C DYA B C DY0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1圖3.2.9 與或非門邏輯功能測試圖（2）用74LS54和74LS00實現(xiàn)表3.2.4所示的邏輯函數(shù)。寫出設(shè)計函數(shù)式，畫出標明引腳的邏輯電路圖，并驗證之。3、TTL異或門的邏輯功能及應(yīng)用（1）測試74LS86四-2輸入異或門的邏輯功能74LS86引腳排列如圖3.2.10

11、所示。74LS86=1=1=1=1圖3.2.10 74LS86引腳排列接線如圖3.2.11所示，用開關(guān)改變輸入變量A、B的狀態(tài)，通過發(fā)光二極管觀測輸出端Y的狀態(tài)，將觀測結(jié)果填入表3.2.5中。表3.2.5 異或門邏輯功能測試表輸入輸出A BY0 00 11 01 1=1ABY123714+5V圖3.2.11 異或門邏輯功能測試圖 （2）用74LS86設(shè)計一個四位二進制取反電路。寫出設(shè)計函數(shù)式，列出功能表，畫出標明引腳的邏輯電路圖，并通過實驗驗證之。五、實驗報告要求1、將實驗結(jié)果填入各相應(yīng)表中，總結(jié)各門電路的邏輯功能。2、總結(jié)TTL門電路和CMOS門電路的多余輸入端的處理方法。 3、通過本次實驗總結(jié)TTL及CMOS器件的特點及使用的收獲和體會。 4、TTL與非門的輸入端懸空可視為邏輯“1”嗎？有何缺點？ 5、如果與非門的一個輸入端接連續(xù)脈沖，其余端是何狀態(tài)允許脈沖通過？是