Quartus2軟件入門.ppt

1、Quartus軟件入門(全加器),電子技術(shù)實驗(II),問題的提出,設(shè)計一個數(shù)字鐘，使之完成以下功能： 實現(xiàn)時、分、秒的計時；時可采取12小時計時也可采取24小時計時；具有異步清零和啟動/停止功能；并可調(diào)整時間。 用數(shù)碼管顯示時分秒；具有整點報時功能； 可繼續(xù)設(shè)計日、星期、月、年等其他萬年歷功能。 可設(shè)計秒表功能，鬧鐘功能。,解決方案1傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法,1. 根據(jù)設(shè)計要求劃分功能模塊； 2. 確定輸入和輸出的關(guān)系，畫出真值表，寫出邏輯表達(dá)式； 4. 利用公式或卡諾圖進行人工化簡； 5. 根據(jù)化簡后的邏輯表達(dá)式畫出電路原理圖； 6. 在面包板上進行實驗，驗證電路的正確性； 7. 若無錯誤，

2、再在透明薄膜上用貼圖符號貼PCB圖； 8. 檢查后送制板廠制板； 9. 對PCB板進行安裝、調(diào)試，若有大的錯誤，修改設(shè)計，重復(fù)以上過程，重新制板。,搭積木的方式！ 基于電路板的設(shè)計方法采用固定功能的器件（通用型器件），通過設(shè)計電路板來實現(xiàn)系統(tǒng)功能,傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法,特點,采用自下而上（Bottom Up）的設(shè)計方法 采用通用型邏輯器件 搭積木式的方式 在系統(tǒng)硬件設(shè)計的后期進行仿真和調(diào)試 主要設(shè)計文件是電路原理圖,傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法的缺點,效率低下所有這一切，幾乎都是手工完成！ 設(shè)計周期很長； 容易出錯； 芯片種類多，數(shù)量大，受市場的限制； 設(shè)計靈活性差； 產(chǎn)品體積大。,解決方案2現(xiàn)代

3、的數(shù)字系統(tǒng)設(shè)計方法,首先在計算機上安裝EDA軟件，它們能幫助設(shè)計者自動完成幾乎所有的設(shè)計過程；再選擇合適的PLD芯片，可以在一片芯片中實現(xiàn)整個數(shù)字系統(tǒng)。,基于芯片的設(shè)計方法采用PLD（可編程邏輯器件），利用EDA開發(fā)工具，通過芯片設(shè)計來實現(xiàn)系統(tǒng)功能。,EDA軟件,空白PLD,+,數(shù)字系統(tǒng),編程,現(xiàn)代的數(shù)字系統(tǒng)設(shè)計方法（續(xù)1）,1.根據(jù)設(shè)計要求劃分功能模塊 2. PLD開發(fā)（利用EDA工具） （1）設(shè)計輸入：采用原理圖或硬件描述語言（HDL），描述出輸入和輸出的邏輯關(guān)系，將整個原理圖或程序輸入到計算機中； （2）設(shè)計的編譯：EDA工具可自動進行邏輯綜合，將功能描述轉(zhuǎn)換為門級描述，或轉(zhuǎn)換成具體PL

4、D的網(wǎng)表文件，將網(wǎng)表文件自動適配到具體芯片中進行布局布線； （3）功能仿真和時序仿真； （4）編程下載到實際芯片中，在實驗臺上進行驗證； （5）在每一階段若有問題，可在計算機上直接修改設(shè)計，重復(fù)以上過程。,現(xiàn)代的數(shù)字系統(tǒng)設(shè)計方法（續(xù)2）,3. 設(shè)計包含PLD芯片的電路板 （1）在計算機上利用EDA軟件畫電路原理圖； （2） 進行電氣規(guī)則檢查無誤后，自動生成網(wǎng)表文件； （3） 利用EDA軟件畫PCB圖，自動布線； （4） 自動進行設(shè)計規(guī)則檢查，無誤后輸出文件，制板。,優(yōu)點： 效率高所有這一切，幾乎都是借助計算機利用EDA軟件自動完成！ 容易檢查錯誤，便于修改； 設(shè)計周期短、成功率很高 ； 產(chǎn)品體

5、積小。,現(xiàn)代的數(shù)字系統(tǒng)設(shè)計方法,通常采用自上而下（Top Down）的設(shè)計方法 采用可編程邏輯器件 在系統(tǒng)硬件設(shè)計的早期進行仿真 主要設(shè)計文件是用硬件描述語言編寫的源程序 降低了硬件電路設(shè)計難度,特點,自行定義器件內(nèi)部的邏輯和引腳,寫出真值表或狀態(tài)表 EDA開發(fā)工具自動進行邏輯綜合 模擬仿真編程下載到PLD中,基于芯片采用PLD，利用EDA開發(fā)工具，通過芯片設(shè)計來實現(xiàn)系統(tǒng)功能。,什么是EDA技術(shù)？,EDA（Electronic Design Automation，電子設(shè)計自動化） 是在計算機的輔助下完成電子產(chǎn)品設(shè)計的一種先進的硬件設(shè)計技術(shù)！ 是立足于計算機工作平臺開發(fā)出來的一整套先進的設(shè)計電子

6、系統(tǒng)的軟件工具。,EDA技術(shù)的范疇,IC 版圖設(shè)計,PLD 設(shè)計,電路設(shè)計,PCB 設(shè)計,模擬電路,數(shù)字電路,混合電路,設(shè)計輸入,邏輯綜合,仿真,編程下載,本課程內(nèi)容！,學(xué)習(xí)EDA到底有什么用呢？,真有趣，可以按自己的想法設(shè)計一個芯片！,我也要參加全國大學(xué)生電子設(shè)計競賽！,呀，畢業(yè)設(shè)計正好能用得上哎！,原來在一個芯片里就可以設(shè)計一個完整的計算機系統(tǒng)呀！,找工作時也算得上一技之長哦！,電子設(shè)計自動化（Electronic Design Automation，EDA）技術(shù)是以計算機科學(xué)和微電子技術(shù)發(fā)展為先導(dǎo)，匯集了計算機圖形學(xué)、拓?fù)溥壿媽W(xué)、微電子工藝與結(jié)構(gòu)學(xué)和計算數(shù)學(xué)等多種計算機應(yīng)用學(xué)科最新成果的

7、先進技術(shù)，它是在先進的計算機工作平臺上開發(fā)出的一整套電子系統(tǒng)設(shè)計的軟件工具。從20世紀(jì)60年代中期開始，人們不斷開發(fā)出各種計算機輔助設(shè)計工具來幫助設(shè)計人員進行集成電路和電子系統(tǒng)的設(shè)計，集成電路技術(shù)的不斷發(fā)展對EDA技術(shù)提出新的要求，并促進了EDA技術(shù)的發(fā)展。,EDA及其發(fā)展, 第一階段：計算機輔助設(shè)計（CAD階段）, 第二階段：電子設(shè)計自動化（EDA）階段, 第三階段：電子設(shè)計自動化（EDA）的發(fā)展階段,EDA工具,電路仿真工具： 主要用于模擬電路和數(shù)字電路的仿真，常見的有SPICEPSPICE 、EWB、MULTISIM等； 電路板級設(shè)計工具： 常見的有PROTEL、POWER PCB等；

8、可編程器件開發(fā)工具： 常見的有MAXPLUS II、QUARTUS II、MATLABDSP BUILDER等。,EDA即電子設(shè)計自動化技術(shù)，是利用計算機工作平臺，從事電子系統(tǒng)和電路設(shè)計的一項技術(shù)。 EDA技術(shù)為電子系統(tǒng)設(shè)計帶來了很大的變化： （1）設(shè)計效率提高，設(shè)計周期縮短； （2）設(shè)計質(zhì)量提高； （3）設(shè)計成本降低； （4）能更充分地發(fā)揮設(shè)計人員的創(chuàng)造性； （5）設(shè)計成果的重用性大大提高，省去了不必要的重復(fù)勞動。,EDA設(shè)計方法,傳統(tǒng)設(shè)計方法 vs EDA設(shè)計方法,17,本課程要學(xué)習(xí)的PLD設(shè)計EDA工具軟件,Quartus 美國Altera公司自行設(shè)計的第四代PLD開發(fā)軟件 可以完成PL

9、D的設(shè)計輸入、邏輯綜合、布局與布線、仿真、時序分析、器件編程的全過程 同時還支持SOPC（可編程片上系統(tǒng)）設(shè)計開發(fā),Quartus簡介,Quartus提供了方便的設(shè)計輸入方式、快速的編譯和直接易懂的器件編程。能夠支持邏輯門數(shù)在百萬門以上的邏輯器件的開發(fā)，并且為第三方工具提供了無縫接口。Quartus支持的器件有：Stratix 、Stratix GX、Stratix、Mercury、MAX3000A、MAX 7000B、MAX 7000S、MAX 7000AE、MAX 、FLEX6000、FLEX10K、FLEX10KA、FLEX10KE、Cyclone、Cyclone 、APEX 、APEX

10、20KC、APEX20KE和ACEX1K系列。Quartus軟件包的編程器是系統(tǒng)的核心，提供功能強大的設(shè)計處理，設(shè)計者可以添加特定的約束條件來提高芯片的利用率。,設(shè)計流程,設(shè)計準(zhǔn)備,設(shè)計輸入,設(shè)計處理,器件編程,功能仿真,時序仿真,器件測試,Quartus II軟件的設(shè)計過程主要包括： 建立項目 輸入設(shè)計電路（可采用不同方式） 設(shè)計編譯 設(shè)計仿真 設(shè)計下載,Quartus設(shè)計流程介紹,Quartus設(shè)計流程,啟動Quartus 5.0 雙擊桌面上的Quartus5.0圖標(biāo)或單擊開始按扭，在程序菜單中選擇Quartus5.0 ，可以啟動Quartus5.0。其初始界面如圖所示。,1建立項目 利用

11、Quartus II提供的新建工程指南可以幫助我們很容易的建立一個工程： 在主菜單上選擇FileNew Project Wizard 將彈出如下圖所示對話框。,Quartus設(shè)計流程,在上圖中的第一個空白處需添入新建工程工作目錄的路徑，為便于管理，Quartus II軟件要求每一個工程項目及其相關(guān)文件都統(tǒng)一存儲在單獨的文件夾中。第二個空白處需添入新建的工程名稱。第三個空白處需添入的是工程的頂層設(shè)計實體名稱，要求頂層設(shè)計實體名稱和新建的工程名稱保持一致。 如上圖所示添好后，按Next按鈕，將會彈出加入文件對話框，如下圖所示。,Quartus設(shè)計流程,新建工程工作目錄的路徑,新建的工程名稱,工程的

12、頂層設(shè)計實體名稱,加入文件對話框：,可以在File空白處選擇添入其他已存在的設(shè)計文件加入到這個工程中，也可以使用User Library Pathnames按鈕把用戶自定義的庫函數(shù)加入到工程中使用。完成后按Next按鈕進入下一步。 下面彈出的是選擇可編程邏輯器件對話框，如下圖所示。選Yes，手動選擇需要的器件，選No，則由編譯器自動選擇。,Quartus設(shè)計流程,在下一步彈出的對話框中通過選擇器件的封裝形式，引腳數(shù)目，以及速度級別來約束可選器件的范圍。如圖所示。,器件設(shè)置對話框,Quartus設(shè)計流程,EP1K30TC144-3,最后是由新建工程指南建立的工程文件摘要，顯示了上面的全部設(shè)置選項

13、。至此，新工程建立完畢，在QuartusII設(shè)計軟件界面的頂部標(biāo)題欄將顯示工程名稱和存儲路徑。如下圖所示。,Quartus設(shè)計流程,2輸入設(shè)計電路 單擊標(biāo)題欄中的FileNew對話框，如圖所示。,單擊New對話框的Device Design Files選項卡， Block diagram/schematic file，選好后單擊【OK】按鈕，打開原理圖編輯器窗口。,Quartus設(shè)計流程,設(shè)計輸入,將所設(shè)計的電路的邏輯功能按照開發(fā)系統(tǒng)要求的形式表達(dá)出來的過程稱為設(shè)計輸入。 設(shè)計輸入有如下三種方式： （1）原理圖輸入方式 適用于對系統(tǒng)及各部分電路很熟悉的場合。 （2）硬件描述語言輸入方式 硬件描

14、述語言是用文本方式描述設(shè)計，硬件描述語言有ABEL、AHDL、VHDL、Verilog等，其中VHDL和Verilog已成為IEEE標(biāo)準(zhǔn)。 （3）波形輸入方式,Quartus設(shè)計流程,在編輯窗中的任何一個位置上單擊鼠標(biāo)右鍵，在彈出的快捷菜單中選擇其中的輸入元件項Insert-Symbol，于是將彈出如下圖所示的輸入元件的對話框,Quartus設(shè)計流程,選擇菜單File-Save As命令，將已設(shè)計好的原理圖文件取名并存盤在已為此項目建立的文件夾內(nèi)。,Quartus設(shè)計流程,設(shè)計半加器,Quartus設(shè)計流程,將設(shè)計項目設(shè)置成可調(diào)用的元件,Quartus設(shè)計流程,設(shè)計全加器頂層文件,3設(shè)計編譯

15、編譯設(shè)置：利用Quartus II提供的編譯設(shè)置指南可以幫助我們很容易的進行一個項目的編譯設(shè)置。在主菜單中選擇Assignments/Compiler Settings Wizard選項，將彈出一個對話框，要求輸入指定的編譯實體模塊和設(shè)定名字。 編譯設(shè)置好后，在主菜單中選擇Processing/Start Compilation 對所設(shè)置的項目進行編譯。 閱讀編譯報告：編譯后自動生成的編譯報告如圖所示，它包含了怎樣將一個設(shè)計放到一個器件中的所有信息。有器件使用統(tǒng)計，編譯設(shè)置情況，底層顯示，器件資源利用率，狀態(tài)機的實現(xiàn)，方程式，延時分析結(jié)果，CPU使用資源。,Quartus設(shè)計流程,Quartu

16、s設(shè)計流程,Quartus設(shè)計流程,編譯報告:,4設(shè)計仿真 QuartusII支持多種仿真輸入方法，它支持波形方式輸入，如：向量波形文件（.vwf）、向量文件（.vec）、列表文件（.tbl），也支持Testbench如：Tcl/TK腳本文件，同時也支持第三方的仿真工具的Verilog/VHDL Testbench。 QuartusII仿真設(shè)置:利用Quartus II提供的仿真設(shè)置指南可以幫助我們快速進行一個項目的仿真設(shè)置。在主菜單中選擇Assignments/Simulator Settings Wizard選項，在彈出的對話框中，輸入指定的仿真實體模塊和設(shè)定名字。,Quartus設(shè)計流程

17、,建立仿真波形文件:在主菜單中選擇File/New選項，在彈出的New對話框中選擇Other Files選項中的Vector Waveform File。 設(shè)置仿真參數(shù):設(shè)置仿真時間區(qū)域。對于時序仿真來說，將仿真時間軸設(shè)置在一個合理的時間區(qū)域上十分重要。通常設(shè)置的時間范圍在數(shù)十微秒間：,Quartus設(shè)計流程,將工程端口信號節(jié)點選入波形編輯器中。,Quartus設(shè)計流程,編輯輸入波形(輸入激勵信號)。,Quartus設(shè)計流程,存盤，并啟動仿真,Quartus設(shè)計流程,觀察仿真波形,Quartus設(shè)計流程,5、設(shè)計下載: 打開編程窗和配置文件。首先將實驗系統(tǒng)和并口通信線連接好，打開電源。在菜單T

18、ool中選擇Programmer，于是彈出如圖所示的編程窗。在Mode欄中有4種編程模式可以選擇：JTAG， Passive Serial， Active Serial和In-Socket。為了直接對FPGA進行配置，在編程窗的編程模式Mode中選JTAG(默認(rèn))，并選中打勾下載文件右側(cè)的第一小方框。注意要仔細(xì)核對下載文件路徑與文件名。如果此文件沒有出現(xiàn)或有錯，單擊左側(cè)“Add File”按鈕，手動選擇配置文件f_adder.sof。,Quartus設(shè)計流程,設(shè)置引腳：為了能對此全加器進行硬件測試，應(yīng)將其輸入輸出信號鎖定在芯片確定的引腳上，編譯后下載。 選擇Tools菜單中的Assignmen

19、ts項，即進入如圖所示的Assignment Editor編輯器窗。在Category欄中選擇Pin，或直接單擊右上側(cè)的Pin按鈕。,Quartus設(shè)計流程,雙擊To欄的，在出現(xiàn)的如圖所示的下拉欄中分別選擇本工程要鎖定的端口信號名；然后雙擊對應(yīng)的Location欄的，在出現(xiàn)的下拉欄中選擇對應(yīng)端口信號名的器件引腳號，如對應(yīng)ain,選擇8腳。,Quartus設(shè)計流程,5、設(shè)計下載: 設(shè)置編程器。若是初次安裝的Quartus,在編程前必須進行編程器選擇操作。這里準(zhǔn)備選擇ByteBlaster MVLPT1。單擊Hardware Setup按鈕可設(shè)置下載接口方式，在彈出的Hardware Setup對

20、話框中，選擇Hardware settings頁，再雙擊此頁中的選項BytcBlaster之后，單擊Close按鈕，關(guān)閉對話框即可。這時應(yīng)該在編程窗右上顯示出編程方式：ytcBlaster LPT 1。如果打開下所示的窗口內(nèi)“Currently selected”右側(cè)顯示No Hardware，則必須加入下載方式。即點擊Add Hardware鈕，在彈出的窗中點擊OK，再在窗口中雙擊BytcBlaster，使“Currently selected”右側(cè)顯示BytcBlaster LPT1。,Quartus設(shè)計流程,Quartus設(shè)計流程,5、設(shè)計下載: 下載：單擊下載標(biāo)符Start按鈕，即進入

21、對目標(biāo)器件FPGA的配置下載操作。當(dāng)Progress顯示出100%，以及在底部的處理欄中出現(xiàn)“Configuration Succeeded”時，表示編程成功。注意，如果必要，可再次單擊Start按鈕，直至編程成功。 硬件測試：軟件下載成功后，測試已完成電路是否符合設(shè)計要求。,Quartus設(shè)計流程,模60的計數(shù)器設(shè)計與實現(xiàn) 建立圖形文件：打開Quartus 5.0編輯器，選擇File/New命令，在Device Design File選項卡下選擇Block Digram /Schematic File，單擊OK按鈕。,模為60的計數(shù)器原理圖,Quartus設(shè)計應(yīng)用舉例,最常用的工具菜單： P

22、roject（工程）： Assignment（資源分配）： Processing（操作）： Tools（工具）：,Quartus設(shè)計說明,關(guān)于FPGA/CPLD器件的配置,當(dāng)在Quartus 中完成設(shè)計后，就應(yīng)當(dāng)將所設(shè)計的電路下載到CPLD芯片中，結(jié)合用戶系統(tǒng)進行統(tǒng)一的調(diào)試。CPLD編程下載的方式較多，按計算機的接口可分為：串口下載（BitBlaster或MasterBlaster）、并口下載（ByteBlaster）、USB接口下載（MasterBlaster或APU）等方式。按器件可分為：CPLD編程（MAX 3000、MAX 5000、MAX 7000、MAX 9000），F(xiàn)PGA下載（

23、FLEX 6000、FLEX 8000、FLEX 10K、ACEX 1K、APEX 20K），存儲器編程EPC1、EPC2等。,針對CPLD器件不同的內(nèi)部結(jié)構(gòu)，Altera公司提供了不同的器件配置方式。Altera可編程邏輯器件的配置可通過編程器、JATG接口在線編程及Altera在線配置三種方式進行。 Altera器件編程的連接硬件包括ByteBlaster并口下載電纜，ByteBlasterMV并口下載電纜，MasterBlaster串行/USB 通信電纜，BitBlaster串口下載電纜。Altera公司提供的EPC1、EPC2、EPC16和EPC1441等PROM配置芯片。,關(guān)于FPGA/CPLD器件的配置,ByteBlaster 并口下載電纜連接示意圖,下載模式,ByteBlaster并口下載電纜提供兩種下載模式： （1）被動串行模式（PS模式）用于配置FLEX 10K、FLEX 8000和FLEX 6000器件； （2）JTAG模式具有工業(yè)標(biāo)準(zhǔn)的JTAG邊界掃描測試電路（符合IEEE 1149.1：1990標(biāo)準(zhǔn)），用于配置FLEX 10K或?qū)AX 9000、MAX 7000S和MAX 7000A