微處理器的編程結(jié)構(gòu).ppt

1、第 3 章 8086/8088微處理器,3.1 8086微處理器的結(jié)構(gòu) 功能結(jié)構(gòu)、編程結(jié)構(gòu)、引腳信號(hào) 3.2 8086存儲(chǔ)器組織和管理,重點(diǎn)掌握處理器的編程結(jié)構(gòu)及存儲(chǔ)器組織和管理,8086微處理器是Intel系列的16位微處理器，內(nèi)部包含約29000個(gè)半導(dǎo)體管。 16根數(shù)據(jù)線，可以同時(shí)處理16位二進(jìn)制數(shù)據(jù) 20根地址線，可用20位二進(jìn)制數(shù)碼編寫(xiě)地址，存儲(chǔ)器以字節(jié)（8位二進(jìn)制數(shù)據(jù)）為單位組織存儲(chǔ)，可尋址的地址空間可達(dá)220，即1M字節(jié) 時(shí)鐘頻率為5MHz，工作時(shí)，只要一個(gè)5V電源， 除了數(shù)據(jù)總線寬度不同外，8088與8086在其他方面幾乎完全相同。它們的另一個(gè)突出特點(diǎn)是其多重處理的能力，能極方便

2、的和數(shù)值數(shù)據(jù)處理器（NPX）8087，輸入輸出I/O處理器（IOP）8089或其他處理器組成多處理器系統(tǒng)，大幅度提高系統(tǒng)數(shù)據(jù)吞吐能力和數(shù)據(jù)處理能力。,8086/8088微處理器簡(jiǎn)介,3.1.1 8086/8088的功能結(jié)構(gòu),一、總線接口部件 BIU,功能：負(fù)責(zé)微處理器與存儲(chǔ)器、I/O接口傳送數(shù)據(jù)。包括取指令、傳送數(shù)據(jù)和形成20位的物理地址。 CPU執(zhí)行指令時(shí)，總線接口部件要配合執(zhí)行部件從指定的內(nèi)存單元或者外設(shè)端口中取數(shù)據(jù)或指令，將數(shù)據(jù)先放入“指令隊(duì)列”排隊(duì)，當(dāng)需要時(shí)，再由執(zhí)行部件EU從中取出；或者把執(zhí)行部件EU的操作結(jié)果傳送到指定的內(nèi)存單元或外設(shè)端口中。,（1）4個(gè)16位的段地址寄存器：CS1

3、6位的代碼段寄存器：用來(lái)存放當(dāng)前程序所在段的段基； DS16位的數(shù)據(jù)段寄存器：用來(lái)存放當(dāng)前程序所用數(shù)據(jù)段的段基址； ES16位的擴(kuò)展段寄存器：用來(lái)存放輔助數(shù)據(jù)所在段的段基址； SS16位的堆棧段寄存器：用來(lái)存放當(dāng)前程序所用堆棧段的段基 （2）16位的指令指針寄存器IP：用來(lái)存放下一條指令的偏移地址，IP在當(dāng)前程序運(yùn)行中能夠進(jìn)行自動(dòng)加1的修正，使其指向下一條指令； （3）20位的地址加法器：用來(lái)形成20位的物理地址； （4）6字節(jié)的指令隊(duì)列緩沖器。 （5）總線控制部件，用來(lái)產(chǎn)生并發(fā)出總線控制信號(hào)，實(shí)現(xiàn)對(duì)存儲(chǔ)器、I/O端口的讀寫(xiě)控制，并將內(nèi)部總線與外部總線相連接。,總線接口部件的組成部分：,二、執(zhí)

4、行部件EU,ALU算術(shù)邏輯運(yùn)算單元 PSW標(biāo)志寄存器 存放運(yùn)算結(jié)果特征 寄存器組 存放中間結(jié)果 EU控制器 取指令控制、時(shí)序控制,指令譯碼 、執(zhí)行指令 向BIU提供邏輯地址的偏移量 管理通用寄存器和標(biāo)志寄存器,功能：,組成：,（1）算術(shù)邏輯單元ALU： 進(jìn)行算術(shù)、邏輯運(yùn)算，以及按照尋址方式計(jì)算尋址單元的偏移量。 （2）暫存器： 協(xié)助ALU完成運(yùn)算，暫時(shí)存放參加運(yùn)算的數(shù)據(jù)。 （3）16位的標(biāo)志寄存器FR： 存放控制標(biāo)志和反映CPU運(yùn)行的狀態(tài)特征。,（4）通用寄存器組：包括4個(gè)通用寄存器，即AX（也稱累加器）、BX、CX、DX；以及4個(gè)專(zhuān)用寄存器： 基數(shù)指針寄存器BP：存放數(shù)據(jù)段中某一單元的偏移地

5、址；也可指示堆棧段中某一單元的偏移地址；堆棧指針寄存器SP：存放堆棧棧頂偏移地址； 源變址寄存器SI： 與數(shù)據(jù)段寄存器DS連用，確定數(shù)據(jù)段中某一存儲(chǔ)單元的地址； 目的變址寄存器DI：與數(shù)據(jù)段寄存器DS連用，確定數(shù)據(jù)段中某一存儲(chǔ)單元的地址； （5）EU控制電路： 由定時(shí)電路、控制電路和狀態(tài)邏輯電路組合而成。,3“流水線”結(jié)構(gòu)的指令隊(duì)列 總線接口部件BIU和執(zhí)行部件EU并不是同步工作的， 每當(dāng)EU從指令隊(duì)列頭部取出一條指令并在分析、執(zhí)行指令這段時(shí)間內(nèi)，或當(dāng)指令隊(duì)列中有2個(gè)空字節(jié)時(shí)，BIU會(huì)自動(dòng)把指令取到指令隊(duì)列中。當(dāng)指令隊(duì)列已滿（6個(gè)字節(jié)），而且EU對(duì)BIU又無(wú)總線訪問(wèn)請(qǐng)求時(shí)，BIU便進(jìn)入空閑狀態(tài)

6、；但EU在分析、執(zhí)行指令過(guò)程中，如須訪問(wèn)內(nèi)存或I/O設(shè)備，EU就會(huì)向BIU申請(qǐng)總線周期，若BIU總線空閑，就會(huì)立即響應(yīng)；若BIU此時(shí)正在取一條指令，EU就必須等待BIU取指令的操作完成以后，才會(huì)得到BIU響應(yīng)。 在8086/8088中，EU和BIU這種并行的工作方式有力地提高了工作效率。,3.1.2 8086/8088的編程結(jié)構(gòu),1通用寄存器 通用數(shù)據(jù)寄存器 用來(lái)存放8位、16位或32位的操作數(shù)。由于具有良好的通用性，因而被稱為通用寄存器，其中包括AX，BX，CX，DX。通用寄存器主要用來(lái)保存算術(shù)或邏輯運(yùn)算的操作數(shù)、中間運(yùn)算結(jié)果。它們既可以作為一個(gè)16位的寄存器使用，也可以分別作為兩個(gè)8位的寄

7、存器使用，高位字節(jié)的寄存器為AH，BH，CH，DH；低位字節(jié)的寄存器為AL，BL，CL，DL。 指針寄存器和變址寄存器 堆棧指針寄存器ESP、 基址指針寄存器EBP 源變址寄存器ESI、 目的變址寄存器EDI,2.指令指針寄存器 EIP,3.標(biāo)志寄存器 EFLAGS,4.段寄存器,寄存器的特殊用途和隱含用法,寄存器的特殊用途和隱含用法,標(biāo)志寄存器共有16位，其中有7位未用，已用的9個(gè)標(biāo)志位按功能可分為6個(gè)條件標(biāo)志和3個(gè)控制標(biāo)志。（1）條件標(biāo)志（條件標(biāo)志用于存放程序運(yùn)行的狀態(tài)信息，由硬件自動(dòng)設(shè)定?？?制標(biāo)志由軟件設(shè)定，用于中斷、串操作等控制）： OF：溢出標(biāo)志。反映帶符號(hào)數(shù)運(yùn)算結(jié)果是否超過(guò)機(jī)器所

8、能表示的數(shù)值范圍，對(duì)字節(jié)運(yùn)算為-128+127，對(duì)字運(yùn)算為-32768+32767。若超過(guò)上述范圍稱為“溢出”，OF置1。否則，置0。實(shí)際機(jī)器在進(jìn)行處理時(shí)，是判斷最高位的進(jìn)位（CF）與次高位的進(jìn)位是否相同，若二者相同，則OF。否則，OF。,標(biāo)志寄存器（Flag Register）,圖2-2 標(biāo)志寄存器結(jié)構(gòu)圖,SF：符號(hào)標(biāo)志 反映運(yùn)算結(jié)果的符號(hào)。若結(jié)果為負(fù)數(shù)，即最高位為1時(shí)，SF置1，否則，置0。SF取值與運(yùn)算結(jié)果最高位一致。 ZF：零標(biāo)志 反映運(yùn)算結(jié)果是否為零。若結(jié)果為零，ZF置1，否則，置0。 AF：半進(jìn)位標(biāo)志。反映一個(gè)8位量的低4位向高4位有無(wú)進(jìn)位或借位。有則置1，否則，置0。用于BCD碼

9、算術(shù)運(yùn)算指令。PF：奇偶標(biāo)志。反映操作結(jié)果的低8位中“1”的個(gè)數(shù)的奇偶性。若“1”的個(gè)數(shù)為偶數(shù)，PF置1，否則，置0。 CF：進(jìn)位標(biāo)志 反映算術(shù)運(yùn)算后最高位出現(xiàn)進(jìn)位或借位的情況。有則置1，否則，置0。移位和循環(huán)指令也會(huì)改變CF的值。,標(biāo)志寄存器（Flag Register）,（2）控制標(biāo)志 DF：方向標(biāo)志 進(jìn)行字符串操作時(shí)，每執(zhí)行一條串操作指令，對(duì)地址會(huì)進(jìn)行一次自動(dòng)調(diào)整，由DF決定地址是增還是減。若DF為1，則為減，否則為增。 IF：中斷標(biāo)志 表示系統(tǒng)是否允許“外部可屏蔽中斷”（其含義見(jiàn)后述“中斷”內(nèi)容）。若IF為1，表示允許，否則表示不允許。IF對(duì)非屏蔽中斷和內(nèi)部中斷請(qǐng)求不起作用。該標(biāo)志可由

10、中斷控制指令設(shè)置或清除。 TF：陷阱標(biāo)志。TF為1時(shí)，CPU每執(zhí)行完一條指令，便自動(dòng)產(chǎn)生一個(gè)內(nèi)部中斷，可以利用它對(duì)程序進(jìn)行逐條檢查。程序調(diào)試過(guò)程中的“單步執(zhí)行”就是利用這個(gè)標(biāo)志。,標(biāo)志寄存器（Flag Register）,3.1.3 8086/8088的引腳信號(hào),一、 8086/8088的兩種工作模式,（1）最小工作模式 系統(tǒng)中只有8086/8088一個(gè)微處理器。 所有的總線控制信號(hào)都直接由8086/8088產(chǎn)生。 （2）最大工作模式 構(gòu)成較大規(guī)模的應(yīng)用系統(tǒng)，系統(tǒng)中包含兩個(gè)或多個(gè)微處理器，其中8086/8088是主處理器，其他的處理器稱為協(xié)處理器。和8086/8088配合使用的協(xié)處理器主要有兩

11、個(gè)：數(shù)值運(yùn)算協(xié)處理器8087和輸入/輸出協(xié)處理器8089。 8086/8088和總線控制器8288等共同形成總線控制信號(hào)。,兩種模式利用MN/MX*引腳區(qū)別 MN/MX接高電平為最小工作模式 MN/MX接低電平為最大工作模式 兩種模式下的內(nèi)部操作并沒(méi)有區(qū)別 IBM PC/XT采用最大模式 本節(jié)以最小模式展開(kāi)基本原理,8086/8088的兩種工作模式,1. 數(shù)據(jù)和地址引腳,AD7AD0（Address/Data） 地址/數(shù)據(jù)分時(shí)復(fù)用引腳，雙向、三態(tài) 在訪問(wèn)存儲(chǔ)器或外設(shè)的總線操作周期中，這些引腳在第一個(gè)時(shí)鐘周期輸出存儲(chǔ)器或I/O端口的低8位地址A7A0 其他時(shí)間用于傳送8位數(shù)據(jù)D7D0 AD15A

12、D8（Address） 中間8位地址引腳，輸出、三態(tài) 這些引腳在訪問(wèn)存儲(chǔ)器或外設(shè)時(shí)，提供全部20位地址中的中間8位地址A15A8,二、引腳功能,1. 數(shù)據(jù)和地址引腳（續(xù)2）,A19/S6A16/S3（Address/Status） 地址/狀態(tài)分時(shí)復(fù)用引腳，輸出、三態(tài) 這些引腳在訪問(wèn)存儲(chǔ)器的第一個(gè)時(shí)鐘周期輸出高4位地址A19A16 在訪問(wèn)外設(shè)的第一個(gè)時(shí)鐘周期全部輸出低電平無(wú)效 其他時(shí)間輸出狀態(tài)信號(hào)S6S3,2. 讀寫(xiě)控制引腳,ALE（Address Latch Enable） 地址鎖存允許，輸出、三態(tài)、高電平有效 ALE引腳高有效時(shí)，表示復(fù)用引腳：AD7AD0和A19/S6A16/S3正在傳送地

13、址信息 由于地址信息在這些復(fù)用引腳上出現(xiàn)的時(shí)間很短暫，所以系統(tǒng)可以利用ALE引腳將地址鎖存起來(lái),2. 讀寫(xiě)控制引腳（續(xù)1）,M/IO*（Input and Output/Memory） I/O或存儲(chǔ)器訪問(wèn)，輸出、三態(tài) 該引腳輸出低電平時(shí)，表示CPU將訪問(wèn)I/O端口，這時(shí)地址總線A15A0提供16位I/O口地址 該引腳輸出高電平時(shí)，表示CPU將訪問(wèn)存儲(chǔ)器，這時(shí)地址總線A19A0提供20位存儲(chǔ)器地址,2. 讀寫(xiě)控制引腳（續(xù)2）,WR*（Write） 寫(xiě)控制，輸出、三態(tài)、低電平有效 有效時(shí)，表示CPU正在寫(xiě)出數(shù)據(jù)給存儲(chǔ)器或I/O端口 RD*（Read） 讀控制，輸出、三態(tài)、低電平有效 有效時(shí)，表示C

14、PU正在從存儲(chǔ)器或I/O端口讀入數(shù)據(jù),2. 讀寫(xiě)控制引腳（續(xù)3）,M/IO*、WR*和RD*是最基本的控制信號(hào) 組合后，控制4種基本的總線周期,2. 讀寫(xiě)控制引腳（續(xù)4）,READY 存儲(chǔ)器或I/O口就緒，輸入、高電平有效 在總線操作周期中，8088 CPU會(huì)在第3個(gè)時(shí)鐘周期的前沿測(cè)試該引腳 如果測(cè)到高有效，CPU直接進(jìn)入第4個(gè)時(shí)鐘周期 如果測(cè)到無(wú)效，CPU將插入等待周期Tw CPU在等待周期中仍然要監(jiān)測(cè)READY信號(hào)，有效則進(jìn)入第4個(gè)時(shí)鐘周期，否則繼續(xù)插入等待周期Tw。,2. 讀寫(xiě)控制引腳（續(xù)5）,DEN*（Data Enable） 數(shù)據(jù)允許，輸出、三態(tài)、低電平有效 有效時(shí)，表示當(dāng)前數(shù)據(jù)總線

15、上正在傳送數(shù)據(jù)，可利用他來(lái)控制對(duì)數(shù)據(jù)總線的驅(qū)動(dòng) DT/R*（Data Transmit/Receive） 數(shù)據(jù)發(fā)送/接收，輸出、三態(tài) 該信號(hào)表明當(dāng)前總線上數(shù)據(jù)的流向 高電平時(shí)數(shù)據(jù)自CPU輸出（發(fā)送） 低電平時(shí)數(shù)據(jù)輸入CPU（接收）,2. 讀寫(xiě)控制引腳（續(xù)6）,SS0*（System Status 0） 最小模式模式下的狀態(tài)輸出信號(hào) 它與IO/M*和DT/R*一道，通過(guò)編碼指示CPU在最小模式下的8種工作狀態(tài)： 1. 取指5. 中斷響應(yīng) 2. 存儲(chǔ)器讀6. I/O讀 3. 存儲(chǔ)器寫(xiě)7. I/O寫(xiě) 4. 過(guò)渡狀態(tài)8. 暫停,2. 讀寫(xiě)控制引腳（續(xù)6）,BHE*/S7（Bus Higher Enab

16、le） 最小模式模式下的高8位數(shù)據(jù)總線（AD15AD8）有效信號(hào)，三態(tài)，輸出 BHE*在總線周期的T1狀態(tài)輸出，S7是狀態(tài)信號(hào)，在T2T4時(shí)輸出 在8088中，此信號(hào)被SS0所替代。,3. 中斷請(qǐng)求和響應(yīng)引腳,INTR（Interrupt Request） 可屏蔽中斷請(qǐng)求，輸入、高電平有效 有效時(shí)，表示請(qǐng)求設(shè)備向CPU申請(qǐng)可屏蔽中斷 該請(qǐng)求的優(yōu)先級(jí)別較低，并可通過(guò)關(guān)中斷指令CLI清除標(biāo)志寄存器中的IF標(biāo)志、從而對(duì)中斷請(qǐng)求進(jìn)行屏蔽 INTA（Interrupt Acknowledge） 可屏蔽中斷響應(yīng)，輸出、低電平有效 有效時(shí)，表示來(lái)自INTR引腳的中斷請(qǐng)求已被CPU響應(yīng)，CPU進(jìn)入中斷響應(yīng)周期

17、 中斷響應(yīng)周期是連續(xù)的兩個(gè)，每個(gè)都發(fā)出有效響應(yīng)信號(hào)，以便通知外設(shè)他們的中斷請(qǐng)求已被響應(yīng)、并令有關(guān)設(shè)備將中斷向量號(hào)送到數(shù)據(jù)總線,3. 中斷請(qǐng)求和響應(yīng)引腳（續(xù)2）,NMI（Non-Maskable Interrupt） 不可屏蔽中斷請(qǐng)求，輸入、上升沿有效 有效時(shí)，表示外界向CPU申請(qǐng)不可屏蔽中斷 該請(qǐng)求的優(yōu)先級(jí)別高于INTR，并且不能在CPU內(nèi)被屏蔽 當(dāng)系統(tǒng)發(fā)生緊急情況時(shí)，可通過(guò)他向CPU申請(qǐng)不可屏蔽中斷服務(wù),4. 總線請(qǐng)求和響應(yīng)引腳,HOLD 總線保持（即總線請(qǐng)求），輸入、高電平有效 有效時(shí)，表示總線請(qǐng)求設(shè)備向CPU申請(qǐng)占有總線 該信號(hào)從有效回到無(wú)效時(shí)，表示總線請(qǐng)求設(shè)備對(duì)總線的使用已經(jīng)結(jié)束，通知

18、CPU收回對(duì)總線的控制權(quán) HLDA（HOLD Acknowledge） 總線保持響應(yīng)（即總線響應(yīng)），輸出、高電平有效 有效時(shí)，表示CPU已響應(yīng)總線請(qǐng)求并已將總線釋放 此時(shí)CPU的地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線將全面呈現(xiàn)高阻，使總線請(qǐng)求設(shè)備可以順利接管總線 待到總線請(qǐng)求信號(hào)HOLD無(wú)效，總線響應(yīng)信號(hào)HLDA也轉(zhuǎn)為無(wú)效，CPU重新獲得總線控制權(quán),5. 其它引腳,RESET 復(fù)位請(qǐng)求，輸入、高電平有效 該信號(hào)有效，將使CPU回到其初始狀態(tài)；當(dāng)他再度返回?zé)o效時(shí)，CPU將重新開(kāi)始工作 8086復(fù)位后CSFFFFH、IP0000H，所以程序入口在物理地址FFFF0H CLK（Clock）

19、時(shí)鐘輸入 系統(tǒng)通過(guò)該引腳給CPU提供內(nèi)部定時(shí)信號(hào)。8086的標(biāo)準(zhǔn)工作時(shí)鐘為5MHz IBM PC/XT機(jī)的8088采用了4.77MHz的時(shí)鐘，其周期約為210ns,5. 其它引腳（續(xù)2）,Vcc 電源輸入，向CPU提供5V電源 GND 接地，向CPU提供參考地電平 MN/MX*（Minimum/Maximum） 模式選擇，輸入 接高電平時(shí)，8088引腳工作在最小模式；反之，8088工作在最大模式,“引腳”小結(jié),CPU引腳是系統(tǒng)總線的基本信號(hào) 可以分成三類(lèi)信號(hào)： 16位數(shù)據(jù)線：D0D15 20位地址線：A0A19 控制線： ALE、IO/M*、WR*、RD*、READY INTR、INTA*、N

20、MI，HOLD、HLDA RESET、CLK、Vcc、GND,最小模式總線形成(Intel產(chǎn)品手冊(cè)推薦電路),RESET TEST HOLD HLDA NMI INTR INTA M / IO WR RD,READY CLK,READY,MN / MX,+5V,控制總線,地址總線A19 A0,數(shù)據(jù)總線D15D0,ALE,DT / R DEN,8086 CPU,STB 8282,OE,T OE,8286,8284A,系統(tǒng)總線,A19A16 AD15AD0,BHE*,BHE*,READY信號(hào)經(jīng)過(guò)8284A后，起到同步的作用,三 、8088的總線時(shí)序（續(xù)1）,1、總線周期的概念 時(shí)鐘周期是微處理器的

21、最小定時(shí)單位，由CPU主頻決定； 完成一個(gè)獨(dú)立的操作所需的時(shí)間稱為機(jī)器周期，一個(gè)機(jī)器周期包含若干個(gè)時(shí)鐘周期； 總線周期是指完成一次總線操作所需要的讀或?qū)懙臋C(jī)器周期，通常用時(shí)鐘周期的個(gè)數(shù)來(lái)表示，總線操作是指CPU通過(guò)總線對(duì)外的各種操作主要有： 存儲(chǔ)器讀、I/O讀操作 存儲(chǔ)器寫(xiě)、I/O寫(xiě)操作 中斷響應(yīng)操作 總線請(qǐng)求及響應(yīng)操作 CPU正在進(jìn)行內(nèi)部操作、并不進(jìn)行實(shí)際對(duì)外操作的空閑狀態(tài)Ti,指令周期是指一條指令經(jīng)取指、譯碼、讀寫(xiě)操作數(shù)到執(zhí)行完成的過(guò)程。若干總線周期組成一個(gè)指令周期 描述總線操作的微處理器時(shí)序有三級(jí)： 指令周期 總線周期 時(shí)鐘周期 8086的基本總線周期包含4個(gè)時(shí)鐘周期 4個(gè)時(shí)鐘周期編號(hào)為

22、T1、T2、T3和T4 總線周期中的時(shí)鐘周期也被稱作“T狀態(tài)” 時(shí)鐘周期的時(shí)間長(zhǎng)度就是時(shí)鐘頻率的倒數(shù) 當(dāng)需要延長(zhǎng)總線周期時(shí)需要插入等待狀態(tài)Tw,任何指令的取指階段都需要存儲(chǔ)器讀總線周期，讀取的內(nèi)容是指令代碼 任何一條以存儲(chǔ)單元為源操作數(shù)的指令都將引起存儲(chǔ)器讀總線周期，任何一條以存儲(chǔ)單元為目的操作數(shù)的指令都將引起存儲(chǔ)器寫(xiě)總線周期 只有執(zhí)行IN指令才出現(xiàn)I/O讀總線周期，執(zhí)行OUT指令才出現(xiàn)I/O寫(xiě)總線周期 CPU響應(yīng)可屏蔽中斷時(shí)生成中斷響應(yīng)總線周期,總線操作中如何實(shí)現(xiàn)時(shí)序同步是關(guān)鍵 CPU總線周期采用同步時(shí)序： 各部件都以系統(tǒng)時(shí)鐘信號(hào)為基準(zhǔn) 當(dāng)相互不能配合時(shí)，快速部件（CPU）插入等待狀態(tài)等待慢

23、速部件（I/O和存儲(chǔ)器） CPU與外設(shè)接口常采用異步時(shí)序，它們通過(guò)應(yīng)答聯(lián)絡(luò)信號(hào)實(shí)現(xiàn)同步操作,2. 最小模式的總線時(shí)序,本節(jié)展開(kāi)微處理器最基本的4種總線周期 存儲(chǔ)器讀總線周期 存儲(chǔ)器寫(xiě)總線周期 I/O讀總線周期 I/O寫(xiě)總線周期,存儲(chǔ)器寫(xiě)總線周期,I/O寫(xiě)總線周期,T1狀態(tài)輸出16位I/O地址A15A0 IO/M*輸出高電平，表示I/O操作； ALE輸出正脈沖，表示復(fù)用總線輸出地址 T2狀態(tài)輸出控制信號(hào)WR*和數(shù)據(jù)D7D0 T3和Tw狀態(tài)檢測(cè)數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)完成數(shù)據(jù)傳送,存儲(chǔ)器讀總線周期,演示,存儲(chǔ)器讀總線周期,T1狀態(tài)輸出20位存儲(chǔ)器地址A19A0 IO/M*輸出低電平，表示存儲(chǔ)

24、器操作； ALE輸出正脈沖，表示復(fù)用總線輸出地址 T2狀態(tài)輸出控制信號(hào)RD* T3和Tw狀態(tài)檢測(cè)數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送,I/O讀總線周期,存儲(chǔ)器讀總線周期,T1狀態(tài)輸出20位存儲(chǔ)器地址A19A0 IO/M*輸出低電平，表示存儲(chǔ)器操作； ALE輸出正脈沖，表示復(fù)用總線輸出地址 T2狀態(tài)輸出控制信號(hào)RD* T3和Tw狀態(tài)檢測(cè)數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送,演示,插入等待狀態(tài)Tw,同步時(shí)序通過(guò)插入等待狀態(tài)，來(lái)使速度差別較大的兩部分保持同步 在讀寫(xiě)總線周期中，判斷是否插入Tw 1. 在T3的前沿檢測(cè)READY引腳是否有效 2. 如果READY

25、無(wú)效，在T3和T4之間插入一個(gè)等效于T3的Tw ，轉(zhuǎn)1 3. 如果READY有效，執(zhí)行完該T狀態(tài)，進(jìn)入T4狀態(tài),什么是分時(shí)復(fù)用？,分時(shí)復(fù)用就是一個(gè)引腳在不同的時(shí)刻具有兩個(gè)甚至多個(gè)作用 最常見(jiàn)的總線復(fù)用是數(shù)據(jù)和地址引腳復(fù)用 總線復(fù)用的目的是為了減少對(duì)外引腳個(gè)數(shù) 8088 /8086CPU的數(shù)據(jù)地址線采用了總線復(fù)用方法,S2*、S1*、S0*的編碼意義,總線周期,基本總線周期由4個(gè)T狀態(tài)組成：T1、T2、T3、T4 等待時(shí)鐘周期Tw，在總線周期的T3和T4之間插入 空閑時(shí)鐘周期Ti，在兩個(gè)總線周期之間插入,動(dòng)態(tài),存儲(chǔ)器讀20002H35H,等待狀態(tài),動(dòng)態(tài),等待狀態(tài)Tw的插入,3.2 存儲(chǔ)器組織及管

26、理,3.2.1 主存儲(chǔ)器的組織 存儲(chǔ)器由若干存儲(chǔ)單元組成，存儲(chǔ)單元的多少表示存儲(chǔ)器的容量； 8086構(gòu)成的系統(tǒng)中，每個(gè)存儲(chǔ)單元的長(zhǎng)度為8個(gè)二進(jìn)制位，每個(gè)存儲(chǔ)單元被指定一個(gè)唯一的單元號(hào)碼，即存儲(chǔ)單元地址； 8086有20根地址線，可以產(chǎn)生20位長(zhǎng)的地址碼，存儲(chǔ)器尋址空間為220個(gè)存儲(chǔ)單元，即可以直接訪問(wèn)1MB存儲(chǔ)空間,1. 存儲(chǔ)單元的地址表示,2、字?jǐn)?shù)據(jù)的存放規(guī)則,存儲(chǔ)器每個(gè)單元只能存儲(chǔ)一個(gè)字節(jié)，對(duì)于字?jǐn)?shù)據(jù)，通常使用相鄰的2個(gè)存儲(chǔ)單元來(lái)存儲(chǔ)； 存儲(chǔ)規(guī)則： （1）字的低位字節(jié)存放在低地址單元，高位字節(jié)存放在高地址單元； （2）字單元的地址用低字節(jié)單元的地址表示。,3.2.2 主存儲(chǔ)器的段結(jié)構(gòu),一、存儲(chǔ)器分段技術(shù) 由于8086可尋址的存儲(chǔ)空間1MB，需要提供20位的地址碼，而CPU內(nèi)部的寄存器長(zhǎng)度只有16位，能直接訪問(wèn)的最大地址空間是64KB。為了實(shí)現(xiàn)對(duì)1MB單元的尋址，80 x86系統(tǒng)將1MB的存儲(chǔ)空間分成許多邏輯段，每段最長(zhǎng)64KB，可以用16位的地址碼進(jìn)行尋址。每個(gè)邏輯段在實(shí)際存儲(chǔ)空間中的位置可以浮動(dòng)，段的起始地址可由段寄存器的內(nèi)容來(lái)確定，這種技術(shù)即存儲(chǔ)器分段技術(shù),每個(gè)段最大長(zhǎng)度64KB，段的用途由用戶自己定義，代碼或數(shù)據(jù)可以存放在段內(nèi)