計(jì)算機(jī)組成原理第05章 中央處理器(2硬布線控制器與PLA控制器).ppt

1、第五章 中央處理器,CPU的功能和組成 指令周期 時(shí)序產(chǎn)生器 微程序控制器 微程序設(shè)計(jì)技術(shù) 硬布線控制器,5.4 硬布線控制器(組合邏輯控制器)與PLA控制器,5.4.1 組合邏輯控制器的設(shè)計(jì)步驟 1.根據(jù)CPU的結(jié)構(gòu)圖寫出每條指令的操作流程圖并分解成微操作序列。 2.選擇合適的控制方式和控制時(shí)序。 3.對微操作流程圖安排時(shí)序,排出微操作時(shí)間表。 4.根據(jù)操作時(shí)間表寫出微操作的表達(dá)式,即 微操作=周期*節(jié)拍*脈沖*指令碼*其它條件 5.根據(jù)微操作的表達(dá)式,畫出組合邏輯電路。 組合邏輯控制器總框圖見下頁。,5.4 硬布線控制器(組合邏輯控制器)與PLA控制器,5.4.2 組合邏輯控制器的設(shè)計(jì)舉例

2、 CPU結(jié)構(gòu)框圖如下圖所示,設(shè)計(jì)以下幾條指令的 組合邏輯控制器:,CLA ; 清AC ADD I D ; I=0為直接尋址,即(AC)+(D) AC I=1為間接尋址,即(AC)+(D) AC STA I D ; I=0為直接尋址,即(AC) D; I=1為間接尋址,即(AC) (D) LDA I D ; I=0為直接尋址,即(D) AC; I=1為間接尋址,即(D) AC JMP I D ; I=0為直接尋址,即(D) PC; I=1為間接尋址,即(D) PC,ALU,狀態(tài)寄存器PSW,AC,PC,AR,指令譯碼器,操作控制器,存儲器,數(shù)據(jù)總線,OP,IR(AR),+1,PC AR,MREQ

3、,R/W,DBUS AR,DBUS PC,C,DR AC,AC DR,DR ALU,IR,DR,DR IR,IR(AR) DBUS,+,_,DBUS DR,DR DBUS,CPU結(jié)構(gòu)示意圖,ALU DR,操作碼 地址碼,譯碼器,硬布線邏輯 (組合邏輯),PC,周期狀態(tài) 觸發(fā)器,節(jié)拍發(fā)生器,時(shí)鐘源,結(jié)果反饋信息,M1,M2,M3,T1,T4,P,IR,中斷 控制 邏輯,轉(zhuǎn)移地址,+1,RESET,中斷信號,微操作控制命令,組合邏輯控制器總框圖,(2)選同步控制方式,(1) 根據(jù)CPU結(jié)構(gòu)框圖寫出指令的操作流程圖:,I=1?,I=1?,I=1?,I=1?,0 AC,M AR,M AR,M DBUS

4、,DBUS PC,PC AR,M DR,DR IR,PC+1 PC,PC AR,R, DBUS DR,DR IR,+1,CLA,IR15IR14IR13=000,ADD,001,STA,010,LDA,011,JMP,100,IR(AR) DBUS,DBUS AR,IR(AR) DBUS,DBUS AR,IR(AR) DBUS,DBUS AR,IR(AR) DBUS,N,Y,M DR,(AC)+(DR) AC,N,Y,M AR,AC DR,DR M,M DR,DR AC,N,Y,(IR12)=1,N,Y,(IR12)=1,(IR12)=1,(IR12)=1,(3) 選二級時(shí)序 由于以上指令均是

5、單操作數(shù)指令,所以安排三個(gè)機(jī)器周期:取指周期FETCH、取數(shù)周期DOF、執(zhí)行周期EXEC。每個(gè)機(jī)器周期安排四個(gè)節(jié)拍T1、T2、T3和T4，時(shí)序見下圖所示。,FETCH,DOF,EXEC,T1,T3,T4,取指周期,取數(shù)周期,執(zhí)行周期,指令周期,CLK,T2,（4）為微操作序列安排時(shí)序,I=1?,I=1?,I=1?,I=1?,C,PC AR,R, +1,DBUS DR,DR IR,CLA,ADD,STA,LDA,JMP,IR(AR) DBUS,DBUS AR,IR(AR) DBUS,DBUS AR,IR(AR) DBUS,DBUS AR,IR(AR) DBUS,N,Y,N,Y,AC DR,N,Y

6、,N,Y,(IR12)=1,(IR12)=1,FETCH,T1,T2,T3,T4,R,DBUS,AR,R,DBUS,AR,R,DBUS,AR,DBUS,AR,R,DBUS DR,DR ALU,+,W,R,DBUS DR,DR AC,T1,T2,T3,T4,DOF,T1,T2,T3,T4,EXEC,R,DBUS,PC,DR DBUS,(5) 操作時(shí)間表見下表:,微操作,FETCH,T1,T2,T3,T4,DOF,EXEC,PC AR,R/W=1,R/W=0,MREQ,DR IR,+1,C,IR(AR)DBUS,ALL,ALL,ALL,ALL,ALL,T1,T2,T3,T4,CLA*I,CLA*I

7、,T1,T2,T3,T4,ADD+LDA,ADD+LDA,STA,STA,CLA,CLA,(5) 操作時(shí)間表見下表:,微操作,FETCH,T1,T2,T3,T4,DOF,EXEC,T1,T2,T3,T4,T1,T2,T3,T4,DBUS AR,DBUS DR,DBUS PC,DR ALU,DR AC,AC DR,+,ALL,ADD+ LDA,JMP,ADD,LDA,STA,ADD,ADD+STA+LDA +JMP*I,(ADD+STA+LDA)*I,DR DBUS,STA,(6) 綜合微操作表達(dá)式如下: PC AR=FETCH*T1 R/W=FETCH*T2+DOF*T3*CLA*I+EXEC

8、*T1*(ADD+LDA) R/W=STA*EXEC*T2 MREQ=FETCH*T2+DOF*T3*CLA*I+EXEC*T1*(ADD+LDA)+STA*EXEC*T2,(7) 邏輯電路框圖如下所示:,OP,AR,I,指令譯碼器,時(shí) 序 產(chǎn) 生 器,組合邏輯控制器,LDA,ADD,STA,LDA,JMP,IR,I,IR0,IR11,IR12,IR13,IR14,IR15,FETCH,DOF,EXEC,T1,T2,T3,T4,PC AR,DBUS DR,DBUS PC,+,微操作 控制 信號,OP,I,AR,IR0,IR11,IR12,IR13,IR14,IR15,譯碼器,譯碼器,FETCH

9、,DOF,EXEC,時(shí)鐘系統(tǒng),節(jié)拍發(fā)生器,=,&,1,T1,T2,T4,DBUS DR,LDA,ADD,I=0,I=1,微操作控制信號DBUS DR的邏輯表達(dá)式為: DBUS DR=FETCH*T3+EXEC*(ADD+LDA)*T2,&,微操作執(zhí)行邏輯示意圖,T3,5.4.3 組合邏輯控制器的特點(diǎn) 優(yōu)點(diǎn):速度快,可用于速度要求較高的機(jī)器中。 缺點(diǎn): 缺乏規(guī)整性:將幾百個(gè)微操作的執(zhí)行邏輯組合在一起,構(gòu)成的微操作產(chǎn)生部件,是計(jì)算機(jī)中最復(fù)雜、最不規(guī)整的邏輯部件。不適合于指令復(fù)雜的機(jī)器。 缺乏靈活性:各微命令的實(shí)現(xiàn)是用硬連的邏輯電路完成,改動不易,設(shè)計(jì)困難。 5.4.4 PLA控制器 PLA控制器的設(shè)計(jì)步驟(1)-(4)與組合邏輯控制器相同,只是實(shí)現(xiàn)方法不同,它采用PLA陣列(Programmed Logic Array)。 從設(shè)計(jì)思想來看是組合邏輯控制器,從實(shí)現(xiàn)方法來看,是存儲邏輯控制器。 特點(diǎn):可使雜亂無章的組合邏輯規(guī)整化、微型化，而且可以利用PLA的可編程特性，用存