電子設計競賽培訓講座2009.ppt

1、電子設計競賽培訓講座,杭州電子科技大學電子信息學院,關注FPGA,EDA技術及其在電子競賽中的應用,聯(lián)系方式,黃繼業(yè)MCU、FPGA/CPLD、Embedded System,可編程邏輯器件,FPGA - Field Programmable Gate Array （現(xiàn)場可編程門陣列） CPLD - Complex Programmable Logic Device （復雜可編程邏輯器件）,主系統(tǒng)通用 10針標準 配置/下載接口,目標板10針標準 配置接口,PIN1,OTP配置器件插座,相關參考網(wǎng)站,參考網(wǎng)站, telnet:/sm

2、 (討論：comp.arch.fpga) , ,歷屆全國電子設計競賽中FPGA應用,歷屆全國電子設計競賽中FPGA應用,實用信號源的設計和制作 1995年） 簡易數(shù)字頻率計 （1997年） 頻率特性測試儀 （1999年） 波形發(fā)生器 （2001年） 簡易數(shù)字存儲示波器 （2001年） 低頻數(shù)字式相位測量儀 （2003年） 簡易邏輯分析儀 （2003年）,歷屆全國電子設計競賽中FPGA應用,正弦信號發(fā)生器 （2005） 簡易頻譜分析儀 （2005） 三相正弦波變頻電源 （2005年） 數(shù)字示波器(2007年) 光伏并網(wǎng)發(fā)電模擬裝置 (2009年) 數(shù)字幅頻均衡功率放大器 （2009年

3、）,2011年？,可能設計的FPGA應用技術原理,DDS 等精度測頻 數(shù)字鑒相 高速A/D采集控制 PWM VGA、LCD、CRT掃描控制 數(shù)字濾波器設計,可能設計的FPGA應用技術原理,SPWM（正弦脈寬調(diào)制） 三相SPWM 全數(shù)字化語音合成,DDS,DDS直接數(shù)字合成,FM調(diào)頻問題：,在調(diào)頻模式下，F(xiàn)W該如何給 調(diào)制波的Vpp決定調(diào)頻波的頻偏 中心頻率該如何確定,舉例：,載波：1MHz 待調(diào)制信號：1k正弦波 頻偏：10kHz Fclk=? N=? 如何確定FWN的變化范圍？,更為復雜的全數(shù)字調(diào)幅問題,在D/A前加數(shù)字乘法器可以調(diào)幅 幾個概念： 調(diào)制度 包絡 有符號數(shù)相乘,較為理想的調(diào)幅,

4、應該采用模擬方法 加模擬乘法器,PWM、SPWM,PWM模塊設計,模N計數(shù)器（控制PWM頻率） PWM寬度寄存器（控制占空比） 數(shù)字比較器（生成PWM波形）,單相SPWM,自然采樣法 三角波-計數(shù)器實現(xiàn) 正弦波-DDS實現(xiàn) 比較 驅(qū)動電路 H橋,三相SPWM,自然采樣法 三角波-計數(shù)器實現(xiàn) 三路正弦波-120相位差，DDS實現(xiàn) 比較,Waveforms and FFT,ma = 0.8, mf = 15, fm = 60Hz, fcr = 900Hz,Switching frequency fsw = fcr = 900Hz,SPWM,頻率、相位測量,等精度測頻,SPWM,高速數(shù)據(jù)采集、存儲與

5、回放,視頻數(shù)據(jù)？,高速A/D采集控制,TLC5510/TLC5540 閃速A/D TLC5510 20MSPS TLC5540 40MSPS 都是采用Pipeline技術，在采集過程中不能停止采集，在初始采集時候，前導的幾個數(shù)據(jù)是錯誤的,高速存儲,方法一：采用雙口RAM構成循環(huán)隊列 方法二：采用FIFO，提高系統(tǒng)效率,舉例：,數(shù)字示波器設計中，如果設計要求是2K存儲深度，可以使用2K的RAM或雙口RAM構成循環(huán)隊列,舉例,攝像頭數(shù)據(jù)采集，如果處理系統(tǒng)速度較慢，使用FIFO來協(xié)調(diào)速率,高速D/A輸出控制,THS5651 125MSPS 一般用于DDS,注意事項：,注意一下輸出帶負載能力 D/A輸

6、出直流分量處理,顯示控制,CRT掃描控制（模擬示波器X-Y方式）,鋸齒波發(fā)生 不需要高速D/A,多蹤顯示,交替顯示就是Y軸偏轉板上以觸發(fā)掃描的鋸齒波為節(jié)拍，交替接通兩路被測信號。1號鋸齒波周期內(nèi)，Y軸偏轉板上為通道1的正弦波，電子束在熒光屏上掃出一個正弦波片斷，2號鋸齒波開始，Y軸偏轉板立即接通通道2的三角波，電子束又重新在熒光屏上掃出一個三角波片斷，如此往復，就在熒光屏上得到了正弦波和三角波的同時顯示。在交替顯示中，負責切換兩個通道信號的電子開關，是以觸發(fā)后的鋸齒波為節(jié)拍的。,TFT LCD（=3.5）掃描控制,同步信號產(chǎn)生 水平同步（行同步） 垂直同步（幀同步） 像素數(shù)據(jù)高速讀取,TFT

7、LCD（10.5）掃描控制,同步信號產(chǎn)生 水平同步（行同步） 垂直同步（幀同步） 像素數(shù)據(jù)高速讀取 LVDS信號發(fā)生,VGA掃描控制,原理同LCD掃描 區(qū)別: 加RAMDAC THS8134B,數(shù)字濾波器,數(shù)字濾波器設計,使用FIR IP Core 系數(shù)配置,與MCU的接口,電子系統(tǒng),MCU與FPGA分工協(xié)作,MCU 低速、復雜邏輯關系的控制 系統(tǒng)主控 FPGA 高速 簡單邏輯關系控制,FPGA與MCU接口只收不發(fā),一般情況下，MCU直接發(fā)數(shù)據(jù)和控制信號給FPGA，F(xiàn)PGA不需要反饋 并口方式： LOADCLK:裝載數(shù)據(jù)時鐘(MCU發(fā)起) DATA:8位或者16位，數(shù)據(jù)或控制字 SEL：數(shù)據(jù)或

8、控制字選擇,FPGA與MCU接口只收不發(fā),串口模式： （模擬SPI） SCLK：串行時鐘（MCU發(fā)起） SDO：串行發(fā)送數(shù)據(jù)信號 LOAD：數(shù)據(jù)移位完成后裝載信號 CMDSEL（可選）：數(shù)據(jù)控制字選擇，在LOAD時候有效 （本信號可復合在串行數(shù)據(jù)中，信號線可選）,FPGA與MCU接口收發(fā),串口模式： SCLK：串行時鐘（MCU發(fā)起） SDO：串行發(fā)送數(shù)據(jù)信號 LOAD：數(shù)據(jù)移位完成后裝載信號 CMDSEL（可選）：數(shù)據(jù)控制字選擇，在LOAD時候有效 （本信號可復合在串行數(shù)據(jù)中，信號線可選） SDI：串行接收信號 RDY:串行數(shù)據(jù)準備完成,FPGA與51單片機接口外擴存儲器總線,#include

9、 / 注意：此頭文件必須包含 void main(void) / 給出鎖存器00H地址信號 XBYTE0 x0 = 0 x8A; / 給出鎖存器01H地址信號 XBYTE0 x1 = 0 xAD; ,雙向,FPGA與MCU接口,不建議采用雙向端口 不建議模擬存儲器總線,其他,FPGA應用相關,高速A/D、D/A連接 與MCU接口設計 高速電路設計 多電壓系統(tǒng)電源設計 EMC電磁兼容,HDL使用,HDL硬件描述語言 Verilog HDL VHDL 用HDL進行數(shù)字邏輯的描述、仿真,FPGA集成開發(fā)環(huán)境的使用,IP核使用,LPM（參數(shù)可定制模塊） ROM Dual-Port RAM FIFO MegaCore、LogiCore 處理器軟核 Nios II 其他IP,調(diào)試方法,新