半導體集成電路的可靠性設計

1、6.2 半導體集成電路的可靠性設計軍用半導體集成電路的可靠性設計是在產(chǎn)品研制的全過程中，以預防為主、加強系統(tǒng)管理的思想為指導，從線路設計、版圖設計、工藝設計、封裝結構設計、評價試驗設計 、原材料選用、軟件設計等方面，采取各種有效措施，力爭消除或控制半導體集成電路在規(guī)定的條件下和規(guī)定時間內可能出現(xiàn)的各種失效模式，從而在性能、費用、時間（研制、生產(chǎn)周期）因素綜合平衡的基礎上，實現(xiàn)半導體集成電路產(chǎn)品規(guī)定的可靠性指標。根據(jù)內建可靠性的指導思想，為保證產(chǎn)品的可靠性，應以預防為主，針對產(chǎn)品在研制、生產(chǎn)制造、成品出廠、運輸、貯存與使用全過程中可能出現(xiàn)的各種失效模式及其失效機理，采取有效措施加以消除控制。因此

2、，半導體集成電路的可靠性設計必須把要控制的失效模式轉化成明確的、定量化的指標。在綜合平衡可靠性、性能、費用和時間等因素的基礎上，通過采取相應有效的可靠性設計技術使產(chǎn)品在全壽命周期內達到規(guī)定的可靠性要求。6.2.1 概 述1. 可靠性設計應遵循的基本原則（1）必須將產(chǎn)品的可靠性要求轉化成明確的、定量化的可靠性指標。（2）必須將可靠性設計貫穿于產(chǎn)品設計的各個方面和全過程。（3）從國情出發(fā)盡可能地采用當今國內外成熟的新技術、新結構、新工藝。（4）設計所選用的線路、版圖、封裝結構，應在滿足預定可靠性指標的情況下盡量簡化，避免復雜結構帶來的可靠性問題。（5）可靠性設計實施過程必須與可靠性管理緊密結合。2

3、. 可靠性設計的基本依據(jù)（1）合同書、研制任務書或技術協(xié)議書。（2）產(chǎn)品考核所遵從的技術標準。（3）產(chǎn)品在全壽命周期內將遇到的應力條件（環(huán)境應力和工作應力）。（4）產(chǎn)品的失效模式分布，其中主要的和關鍵的失效模式及其機理分析。（5）定量化的可靠性設計指標。（6）生產(chǎn)（研制）線的生產(chǎn)條件、工藝能力、質量保證能力。3. 設計前的準備工作（1）將用戶對產(chǎn)品的可靠性要求，在綜合平衡可靠性、性能、費用和研制（生產(chǎn)）周期等因素的基礎上，轉化為明確的、定量化的可靠性設計指標。（2）對國內外相似的產(chǎn)品進行調研，了解其生產(chǎn)研制水平、可靠性水平（包括產(chǎn)品的主要失效模式、失效機理、已采取的技術措施、已達到的質量等級和

4、失效率等）以及該產(chǎn)品的技術發(fā)展方向。(3) 對現(xiàn)有生產(chǎn)（研制）線的生產(chǎn)水平、工藝能力、質量保證能力進行調研，可通過通用和特定的評價電路，所遵從的認證標準或統(tǒng)計工藝控制（SPC）技術，獲得在線的定量化數(shù)據(jù)。4. 可靠性設計程序（1）分析、確定可靠性設計指標，并對該指標的必要性和科學性等進行論證。（2）制定可靠性設計方案。設計方案應包括對國內外同類產(chǎn)品（相似產(chǎn)品）的可靠性分析、可靠性目標與要求、基礎材料選擇、關鍵部件與關鍵技術分析、應控制的主要失效模式以及應采取的可靠性設計措施、可靠性設計結果的預計和可靠性評價試驗設計等。（3）可靠性設計方案論證（可與產(chǎn)品總體方案論證同時進行）。（4）設計方案的實

5、施與評估，主要包括線路、版圖、工藝、封裝結構、評價電路等的可靠性設計以及對設計結果的評估。（5）樣品試制及可靠性評價試驗。（6）樣品制造階段的可靠性設計評審。（7）通過試驗與失效分析來改進設計，并進行“設計試驗分析改進”循環(huán)，實現(xiàn)產(chǎn)品的可靠性增長，直到達到預期的可靠性指標。（8）最終可靠性設計評審。（9）設計定型。設計定型時，不僅產(chǎn)品性能應滿足合同要求，可靠性指標是否滿足合同要求也應作為設計定型的必要條件。6.2.2 集成電路的可靠性設計指標1. 穩(wěn)定性設計指標半導體集成電路經(jīng)過貯存、使用一段時間后，在各種環(huán)境因素和工作應力的作用下，某些電性能參數(shù)將逐漸發(fā)生變化。如果這些參數(shù)值經(jīng)過一定的時間超

6、過了所規(guī)定的極限值即判為失效，這類失效通常稱為參數(shù)漂移失效，如溫漂、時漂等。因此，在確定穩(wěn)定性設計指標時，必須明確規(guī)定半導體集成電路在規(guī)定的條件下和規(guī)定的時間內，其參數(shù)的漂移變化率應不超過其規(guī)定值。如某CMOS集成電路的兩項主要性能參數(shù)功耗電流IOD和輸出電流IOL、IOH變化量規(guī)定值為：在125環(huán)境下工作24小時，IOD小于500mA；在125環(huán)境下工作24小時，IOL、IOH變化范圍為20。2. 極限性設計指標半導體集成電路承受各種工作應力、環(huán)境應力的極限能力是保證半導體集成電路可靠性的主要條件。半導體集成電路的電性能參數(shù)和熱性能參數(shù)都有極限值的要求，如雙極器件的最高擊穿電壓、最大輸出電流

7、、最高工作頻率、最高結溫等。極限性設計指標的確定應根據(jù)用戶提出的工作環(huán)境要求。除了遵循標準中必須考核的項目之外，對影響產(chǎn)品可靠性性能的關鍵極限參量也應制定出明確的量值，以便在設計中采取措施加以保證。3. 可靠性定量指標表征產(chǎn)品的可靠性有產(chǎn)品壽命、失效率或質量等級。若半導體集成電路產(chǎn)品的失效規(guī)律符合指數(shù)分布時，壽命與失效率互為倒數(shù)關系。通常半導體集成電路的可靠性指標也可根據(jù)所遵循技術標準的質量等級分為S級、B級、B1級。4. 應控制的主要失效模式半導體集成電路新品的研制應根據(jù)電路的具體要求和相似產(chǎn)品的生產(chǎn)、使用數(shù)據(jù)，通過可靠性水平分析，找到可能出現(xiàn)的主要失效模式，在可靠性設計中有針對性地采取相應

8、的糾正措施，以達到控制或消除這些失效模式的目的。一般半導體集成電路產(chǎn)品應控制的主要失效模式有短路、開路、參數(shù)漂移、漏氣等，其主要失效機理為電遷移、金屬腐蝕、靜電放電、過電損傷、熱載流子效應、閂鎖效應、介質擊穿、輻射軟誤差效應、管殼及引出端銹蝕等。6.2.3 集成電路可靠性設計的基本內容1. 線路可靠性設計線路可靠性設計是在完成功能設計的同時，著重考慮所設計的集成電路對環(huán)境的適應性和功能的穩(wěn)定性。半導體集成電路的線路可靠性設計是根據(jù)電路可能存在的主要失效模式，盡可能在線路設計階段對原功能設計的集成電路網(wǎng)絡進行修改、補充、完善，以提高其可靠性。如半導體芯片本身對溫度有一定的敏感性，而晶體管在線路達

9、到不同位置所受的應力也各不相同，對應力的敏感程度也有所不同。因此，在進行可靠性設計時，必須對線路中的元器件進行應力強度分析和靈敏度分析（一般可通過SPICE和有關模擬軟件來完成），有針對性地調整其中心值，并對其性能參數(shù)值的容差范圍進行優(yōu)化設計，以保證在規(guī)定的工作環(huán)境條件下，半導體集成電路整體的輸出功能參數(shù)穩(wěn)定在規(guī)定的數(shù)值范圍，處于正常的工作狀態(tài)。線路可靠性設計的一般原則是：（1）線路設計應在滿足性能要求的前提下盡量簡化；（2）盡量運用標準元器件，選用元器件的種類盡可能減少，使用的元器件應留有一定的余量，避免滿負荷工作；（3）在同樣的參數(shù)指標下，盡量降低電流密度和功耗，減少電熱效應的影響；（4）

10、對于可能出現(xiàn)的瞬態(tài)過電應力，應采取必要的保護措施。如在有關端口采用箝位二極管進行瞬態(tài)電壓保護，采用串聯(lián)限流電阻限制瞬態(tài)脈沖過電流值。2. 版圖可靠性設計版圖可靠性設計是按照設計好的版圖結構由平面圖轉化成全部芯片工藝完成后的三維圖像，根據(jù)工藝流程按照不同結構的晶體管（雙極型或MOS型等）可能出現(xiàn)的主要失效模式來審查版圖結構的合理性。如電遷移失效與各部位的電流密度有關，一般規(guī)定有極限值，應根據(jù)版圖考察金屬連線的總長度，要經(jīng)過多少爬坡，預計工藝的誤差范圍，計算出金屬涂層最薄位置的電流密度值以及出現(xiàn)電遷移的概率。此外，根據(jù)工作頻率在超高頻情況下平行線之間的影響以及對性能參數(shù)的保證程度，考慮有無出現(xiàn)縱向

11、或橫向寄生晶體管構成潛在通路的可能性。對于功率集成電路中發(fā)熱量較大的晶體管和單元，應盡量分散安排，并盡可能遠離對溫度敏感的電路單元。3. 工藝可靠性設計 為了使版圖能準確無誤地轉移到半導體芯片上并實現(xiàn)其規(guī)定的功能，工藝設計非常關鍵。一般可通過工藝模擬軟件（如SUPREM等）來預測出工藝流程完成后實現(xiàn)功能的情況，在工藝生產(chǎn)過程中的可靠性設計主要應考慮：（1）原工藝設計對工藝誤差、工藝控制能力是否給予足夠的考慮（裕度設計），有無監(jiān)測、監(jiān)控措施（利用PCM測試圖形）；（2）各類原材料純度的保證程度；（3）工藝環(huán)境潔凈度的保證程度；（4）特定的保證工藝，如鈍化工藝、鈍化層的保證，從材料、工藝到介質層質

12、量（結構致密度、表面介面性質、與襯底的介面應力等）的保證。4. 封裝結構可靠性設計封裝質量直接影響到半導體集成電路的可靠性。封裝結構可靠性設計應著重考慮：（1）鍵合的可靠性，包括鍵合連接線、鍵合焊點的牢固程度，特別是經(jīng)過高溫老化后性能變脆對鍵合拉力的影響；（2）芯片在管殼底座上的粘合強度，特別是工作溫度升高后，對芯片的剪切力有無影響。此外，還應注意粘合劑的潤濕性，以控制粘合后的孔隙率；（3）管殼密封后氣密性的保證；（4）封裝氣體質量與管殼內水汽含量，有無有害氣體存在腔內；（5）功率半導體集成電路管殼的散熱情況；（6）管殼外管腳的銹蝕及易焊性問題。5. 可靠性評價電路設計為了驗證可靠性設計的效果

13、或能盡快提取對工藝生產(chǎn)線、工藝能力有效的工藝參數(shù)，必須通過相應的微電子測試結構和測試技術來采集。所以，評價電路的設計也應是半導體集成電路可靠性設計的主要內容。一般有以下三種評價電路：(1) 工藝評價用電路設計主要針對工藝過程中誤差范圍的測定，一般采用方塊電阻、接觸電阻構成的微電子測試結構來測試線寬、膜厚、工藝誤差等。(2) 可靠性參數(shù)提取用評估電路設計針對雙極性和CMOS電路的主要失效模式與機理，借助一些單管、電阻、電容，盡可能全面地研究出一些能評價其主要失效機理的評估電路。(3) 宏單元評估電路設計針對雙極型和CMOS型電路主要失效模式與機理的特點，設計一些能代表復雜電路中基本宏單元和關鍵單

14、元電路的微電子測試結構，以便通過工藝流程研究其失效的規(guī)律性。6.2.4 可靠性設計技術可靠性設計技術分類方法很多，這里以半導體集成電路所受應力不同造成的失效模式與機理為線索來分類，將半導體集成電路可靠性設計技術分為：（1）耐電應力設計技術：包括抗電遷移設計、抗閂鎖效應設計、防靜電放電設計和防熱載流子效應設計；（2）.耐環(huán)境應力設計技術：包括耐熱應力、耐機械應力、耐化學應力和生物應力、耐輻射應力設計；（3）穩(wěn)定性設計技術：包括線路、版圖和工藝方面的穩(wěn)定性設計。在下面幾節(jié)將對這些技術進行詳細闡述。6.2.5 耐電應力設計技術半導體集成電路所承受過高電應力的來源是多方面的，有來自于整機電源系統(tǒng)的瞬時

15、浪涌電流、外界的靜電和干擾的電噪聲，也有來自于自身電場的增強。此外，雷擊或人為使用不當（如系統(tǒng)接地不良，在接通、切斷電源的瞬間會引起輸入端和電源端的電壓逆轉）也會產(chǎn)生過電應力。過電流應力的沖擊會造成半導體集成電路的電遷移失效、CMOS器件的閂鎖效應失效、功率集成電路中功率晶體管的二次擊穿失效和電熱效應失效等；過電壓應力則造成絕緣介質擊穿和熱載流子效應等。1. 抗電遷移設計電遷移失效是在一定溫度下，當半導體器件的金屬互連線上流過足夠大的電流密度時，被激發(fā)的金屬離子受電場的作用形成離子流朝向陰極方向移動，同時在電場作用下的電子通過對金屬離子的碰撞給離子的動量形成朝著金屬模陽極方向運動的離子流。在良

16、好的導體中，動量交換力比靜電力占優(yōu)勢，造成了金屬離子向陽極端的凈移動，最終在金屬膜中留下金屬離子的局部堆積（引起短路）和空隙（引起開路）。MOS和雙極器件對這一失效模式都很敏感，但由于MOS器件屬于高阻抗器件，電流密度不大，相對而言，電遷移失效對MOS器件的影響比雙極器件小。在各種電遷移失效模型中引用較多的為下式MTF=AWPLqJ-nexp( （6.1）式中，MTF是平均失效時間，A、p、q均為常數(shù)，W是金屬條線寬，L是金屬條厚度，J是電流密度，n一般為2，Ea為激活能，k是玻爾茲曼常數(shù)，T是金屬條的絕對溫度。為防止電遷移失效，一般采取以下設計措施：（1）在鋁材料中加入少量銅（一般含24重量

17、比），或加入少量硅（含0.3%重量比），或在鋁條上覆蓋Al-Cu合金。含銅的鋁膜電遷移壽命是純鋁膜的40倍，但在高溫下銅原子在電場作用下會遷移到PN結附近引起PN結劣化。（2）在鋁膜上覆蓋完整的鈍化膜。（3）降低互連線中的電流密度。對于互連線厚度大于0.8m、寬度大于6m的電流密度設計容限一般規(guī)定如下：有鈍化層的純鋁合金條，電流密度J5105A/cm2；無鈍化層的純鋁或鋁合金條，J2105A/cm2；金膜，J6105A/cm2；其它各種導電材料膜條，J2105A/cm2。對于VLSI中金屬互連線的電流密度設計容限的要求應更加嚴格，應取J2105A/cm2。實際上，這一設計容限值是導體電流、溫度

18、和溫度梯度的函數(shù)。（4）加強工藝控制精度，減少鋁互連線的工藝缺陷。（5）金(Au)互連線系統(tǒng)有很好的抗電遷移能力。為了防止形成Au-Si低熔點共晶體，需在金硅之間引入襯墊金屬，如Pt-Ti-Pt-Au結構。（6）可考慮用鉬、鎢、氮化鈦氮化鎢等高熔點金屬替代鋁作電極材料。2. 抗閂鎖設計 CMOS集成電路含有n溝MOS和p溝MOS晶體管，不可避免地存在npnp寄生可控硅結構，在一定條件下，該結構一旦觸發(fā)，電源到地之間便會流過較大的電流，并在npnp寄生可控硅結構中同時形成正反饋過程，此時寄生可控硅結構處于導通狀態(tài)。只要電源不切斷，即使觸發(fā)信號已經(jīng)消失，業(yè)已形成的導通電流也不會隨之消失，此現(xiàn)象即為

19、閂鎖效應，簡稱閂鎖(Latch-up)。(1)CMOS半導體集成電路產(chǎn)生閂鎖的三項基本條件是：外加干擾噪聲進入寄生可控硅，使某個寄生晶體管觸發(fā)導通。滿足寄生可控硅導通條件: （6.2）其中：n和p分別為npn管和pnp管的共基極電流增益；rcn和rcp分別為npn管和pnp管發(fā)射極串聯(lián)電阻；RW和RS分別為npn管pnp管EB結的并聯(lián)電阻。除了n、p與外加噪聲引起的初始導通電流有關外，所有以上各參數(shù)均由CMOS半導體集成電路的版圖和工藝條件決定。導通狀態(tài)的維持。當外加噪聲消失后，只有當電源供給的電流大于寄生可控硅的維持電流或電路的工作電壓大于維持電壓時，導通狀態(tài)才能維持，否則電路退出導通狀態(tài)。

20、(2) 抗閂鎖的設計原則抗閂鎖可靠性設計總的原則是：根據(jù)寄生可控硅導通條件，設法降低縱、橫向寄生晶體管的電流放大系數(shù)，減少阱和襯底的寄生電阻，以提高造成閂鎖的觸發(fā)電流閾值，破壞形成正反饋的條件。（3）版圖抗閂鎖設計盡可能增加寄生晶體管的基區(qū)寬度，以降低其。對于橫向寄生晶體管，應增加溝道MOS管與P溝道MOS管的間距；對縱向寄生晶體管，應增加阱深，盡可能縮短寄生晶體管基極與發(fā)射極的n+區(qū)與p+區(qū)的距離，以降低寄生電阻。盡可能多開設電源孔和接地孔，以便增長周界；電源孔盡量設置在P溝道MOS管與P阱之間，接地孔開設在靠近P溝道MOS管的P阱內，盡量減少P阱面積，以減少寄生電流。采用阻斷環(huán)結構，如圖6

21、.1所示。采用保護環(huán)結構，如圖6.2所示。采用偽集電極結構，如圖6.3所示。圖6.1 CMOS電路防閂鎖的阻斷環(huán)結構圖6.2 CMOS電路防閂鎖的保護結構圖6.3 體硅CMOS電路偽集電極結構及等效電路(4)工藝抗閂鎖設計采用摻金、本征吸雜、中子或電子輻照等方法，以降低寄生晶體管的電流放大系數(shù)；在低阻的n+襯底上生長n-外延層，再作p阱和n、p源接觸，形成低阻襯底來降低襯底寄生電阻；用肖特基勢壘代替擴散結制作MOS管的源區(qū)和漏區(qū)。由于肖特基勢壘結發(fā)射效率比pn結低得多，可大大削弱閂鎖效應；采用在絕緣襯底上生長硅外延層的CMOS/SOI工藝技術。3. 防靜電放電設計靜電放電(ESD)失效可以是熱

22、效應，也可以是電效應，這取決于半導體集成電路承受外界過電應力的瞬間以及器件對地的絕緣程度。若器件的某一引出端對地短路，則放電瞬間產(chǎn)生電流脈沖形成焦耳熱，使器件局部金屬互連線熔化或芯片出現(xiàn)熱斑，以致誘發(fā)二次擊穿，這就屬于熱效應。若器件與地不接觸，沒有直接電流通路，則靜電源不是通過器件到地直接放電，而是將存貯電荷傳到器件，放電瞬間表現(xiàn)為產(chǎn)生過電壓導致介質擊穿或表面擊穿，這就屬于靜電效應。預防半導體集成電路靜電放電失效的設計措施主要有：（1）MOS器件防靜電放電效應設計。圖6.4為場效應管靜電保護電路,圖6.5為二極管防靜電保護電路。（2）雙極型器件防靜電放電失效設計。圖6.6為雙極型器件防靜電保護

23、電路。（3）CMOS器件防靜電放電失效設計。圖6.7是CMOS器件防靜電保護電路。以上防靜電保護電路中選用的元件一般要求具有高耐壓、大功耗和小動態(tài)電阻，使之具有較強的抗靜電能力。同時，還要求具有較快的導通速度和小的等效電容，以減少保護電路對電路性能的影響。圖6.4 MOS器件場效應管靜電保護電路圖6.5 MOS器件二極管防靜電保護電路（a） 保護電路；（b）結構剖面圖；（c）等效電路圖6.6 雙極型器件靜電保護電路（a）限流電阻；（b）鉗位二極管（a） (b)圖6.7 CMOS器件防靜電保護電路（a）采用多晶硅電阻；（b）采用擴散電阻4. 防熱載流子效應設計防熱載流子效應設計主要是采取減弱MO

24、S場效應晶體管漏極附近電場強度的結構，一般通過工藝來形成輕摻雜漏極（LDD）結構。首先對產(chǎn)品硅柵極進行掩膜形成n+區(qū)，再用化學氣相淀積（CVD）技術把氧化膜淀積在整個芯片上，再利用各向異性刻蝕在多晶硅柵極側面形成CVD氧化膜側壁。對這個側壁進行掩膜，便形成高濃度區(qū)n+。由于在LDD結構中n-、n+區(qū)是分別形成的，便于各區(qū)選取最佳濃度。這種工藝易于形成，重復性也好，是行之有效的辦法。圖6.8為LDD結構和普通結構電場強度的比較。圖6.9和圖6.10分別為改進的LDD結構，即埋層LDD結構（BLDD）和雙注入LDD結構（DI-LDD）。圖6.8 LDD結構和普通結構電場強度的比較圖6.9 埋層LD

25、D結構圖6.10 雙注入LDD結構6.2.6 耐環(huán)境應力設計技術1. 耐熱應力設計(1)熱應力引起半導體集成電路的失效熱應力引起的失效可以分為兩種情況：由于高溫而引起的失效。高溫可能來自四周環(huán)境溫度升高，也可能來自電流密度提高造成的電熱效應。溫度的升高不僅可以使器件的電參數(shù)發(fā)生漂移變化，如雙極器件的反向漏電流和電流增益上升,MOS器件的跨導下降,甚至可以使器件內部的物理化學變化加速劣化，縮短器件壽命或使器件燒毀，如加速鋁的電遷移、引起開路或短路失效等。溫度劇烈變化引起的失效。溫度變化可以在具有不同的熱膨脹系數(shù)的材料內形成不匹配應力，造成芯片與管腳間的鍵合失效、管殼密封性失效和器件某些材料的熱疲

26、勞劣化。半導體集成電路集成度、功率密度的不斷提高和封裝管殼的不斷減少，使熱應力引起的可靠性問題變得更加突出。（2）反映半導體集成電路熱性能的主要參數(shù)反映半導體集成電路熱性能的主要參數(shù)有兩個，即器件的最高允許結溫Tjm和熱阻RT。它們用來表征半導體集成電路的耐熱極限和散熱能力。半導體集成電路工作所消耗的功率會轉換成熱量，使電路的結溫上升。當結溫高于環(huán)境溫度Ta時，熱量靠溫差形成的擴散電流由芯片通過管殼向外散發(fā)，散發(fā)出的熱量隨溫差的增大而增加，當結溫上升到耗散功率能全部變成散發(fā)熱量時，結溫不再上升，這時電路處于動態(tài)熱平衡狀態(tài)。平衡時結溫的大小取決于耗散功率和電路的散熱能力，耗散功率越大或電路的散熱

27、能力越差，結溫就高；熱阻越大則表示散熱能力越差。（3）耐熱應力設計的方法半導體集成電路的熱設計就是盡力防止器件出現(xiàn)過熱或溫度交變誘生失效，主要包括：管芯熱設計。主要通過版圖的合理布局使芯片表面溫度盡可能均勻分布，防止出現(xiàn)局部的過熱點。封裝鍵合熱設計。主要通過合理選擇封裝、鍵合和燒結材料，盡可能降低材料之間的熱不匹配性，防止出現(xiàn)過大的熱應力。半導體集成電路常用材料的典型熱特性值見表6.1。管殼熱設計。應著重考慮功率器件應具有足夠大的散熱能力。對于耗散功率較大的集成電路，為了改善芯片與底座接觸良好，多采用芯片背面金屬化和選用絕緣性與導熱性好的氧化鈹陶瓷，以增加散熱能力。采用不同標準外殼封裝的半導體

28、集成電路熱阻的典型值見表6.2。為了使半導體集成電路能正常地、長期可靠地工作，必須規(guī)定一個最高允許結溫Tjm。綜合各種因素，微電子器件的最大允許結溫為：塑料封裝硅器件一般為125150，金屬封裝硅器件一般為150175，鍺器件一般為7090。表6.1 微電子器件主要材料典型熱特性值分 類材 料熱膨脹系數(shù)(10-6/)彈性系數(shù)（104/mm2）熱導率(cal/cm.s.)芯 片Si4.20.651.690.41GaAs0.13介 質 膜SiO20.60.90.70.010.02Si3N42.83.23.20.030.05互 連 線Al23.00.690.56鍵合引線Au14.20.830.76引

29、線框架Cu171.10.94柯閥合金4.41.40.395Mo5.20.37燒 結Au-Si共晶10130.710.770.68銀槳301000.020.04(630)10-4塑料樹脂熱硬化18700.150.161610-4環(huán)氧樹脂表6.2 采用不同標準管殼的集成電路熱阻典型值器件引出端數(shù)熱阻RTj(/W)扁平陶瓷雙列直插陶瓷雙列直插塑料81416241501201209013511010060150120118852. 耐機械應力設計半導體集成電路在運輸和使用現(xiàn)場中將受到各種形式機械環(huán)境因素的作用，其中最常見、影響最大的是振動和沖擊。此外，離心、碰撞、跌落、失重、聲振等機械作用也會對半導體

30、集成電路施加不同程度的機械應力。（1）振動和沖擊對半導體集成電路性能的影響振動的影響。振動是周期性的施加大小交替的力。根據(jù)力的作用頻率不同，振動可分為固定頻率、周期變頻和隨機性振動等三種情況。通常遇到的振動是在一定范圍內的隨機振動，隨機振動實際可能達到010000Hz，電子產(chǎn)品受振動影響的頻率范圍通常為202000Hz。一般認為，低于20Hz或高于2000Hz頻率是安全的。半導體集成電路在機械振動的反復作用下，機械構件會產(chǎn)生疲勞損傷，使其結構松動，特別容易發(fā)生引線斷裂、開焊、局部氣密封接處出現(xiàn)裂縫等，輕則引起參數(shù)變化，重則造成失效。特別是，當半導體集成電路本身的固有頻率在設備的振動頻率譜范圍內

31、時，會出現(xiàn)共振現(xiàn)象。共振將使半導體集成電路的引線疲勞，使參數(shù)發(fā)生不可逆的變化而失效。此外，過大的振幅可能使脆性材料斷裂，熱性材料變形，造成產(chǎn)品結構嚴重損壞。沖擊的影響。沖擊是對產(chǎn)品施加突發(fā)性的力，其加速度很大，致使半導體集成電路在瞬間受到強烈的機械沖擊，可造成電路的機械結構損壞，也可造成內引線的鍵合點脫開或內引線折斷而引起開路失效。此外，還會使芯片產(chǎn)生裂紋或與管座脫離。在各種環(huán)境條件下的沖擊加速度如表6.3所示。表6.3 各種環(huán)境條件下的沖擊加速度環(huán) 境 條 件 工 作 狀 態(tài) 加 速 度 （g）地 面汽車正常行駛中火車剎車或連接卡車碰撞裝甲車碰撞57304550200艦 載正常航行劇烈戰(zhàn)斗魚

32、雷、炸彈、火箭等爆炸造成的沖擊波很小數(shù)百g10005000（持續(xù)時間1ms以下）機 載正常情況非正常情況導彈發(fā)射時的有關部位4825305075導彈發(fā)射和爆炸導彈發(fā)射器分離時炮彈爆炸中心半徑內炮彈發(fā)射時的沖擊加速度200（持續(xù)12ms）1000（持續(xù)0.10.2ms）15000（臨近引信處20000）（2）耐機械應力可靠性設計方法使半導體集成電路的固有頻率移出振源和設備的振動頻段。通常的設計是使固有頻率達到設備機柜固有頻率的兩倍以上。半導體集成電路的固有頻率計算十分復雜，可以參照元器件的計算公式來估算，也可以用模擬試驗方法經(jīng)過試驗來測定。對于雙端元器件的固有頻率(fo)可按下式進行計算（臥式安

33、裝） （6.4）式中，E為彈性模量（dyn/cm3或Kg/cm2），可查機械手冊；L是元器件的引線長度(cm)；J是彎曲慣性矩，對于園引線為D4/64，D為引線直徑(mm)；m是元器件的質量(g)；g是重力加速度(g=980cm/s2)。半導體集成電路的工作環(huán)境有可能發(fā)生共振時，應在設計時做出適當?shù)募庸虦p振及隔離措施，并經(jīng)試驗后采用。3. 耐輻射應力設計 半導體集成電路在使用中會受到輻射應力的作用，其中最常見的有中子輻射效應、總電離輻射效應、電磁脈沖燒毀、粒子輻照軟誤差失效等。（1）器件的選擇組成軍用半導體集成電路所用的器件，應選擇抗輻射能力強的器件。在各種半導體器件中，NMOS器件的抗輻射能

34、力最差，一般在軍用半導體集成電路中選用較少，CMOS/SOS器件有很好的抗輻射能力，雙極型TTL器件和CMOS器件比較成熟，可靠性較高已廣泛地應用于武器電子系統(tǒng)和其它抗輻射要求的電子系統(tǒng)中。對于各種器件組成的半導體集成電路，其加固與未加固的耐輻射能力見表6.4，供設計時參考。表6.4 各種半導體集成電路抗輻射能力的比較微電路名稱抗中子輻射能力（中子cm2）抗電離輻射能力（戈瑞（硅）/s）抗瞬時電離輻射能力（戈瑞（硅）/s）未加固加固未加固加固雙極邏輯電路11014105106108105106107雙極線性電路101210131032103105106108I2L(15)10131031041

35、04105107107108ECL11015105/106/CMOS/SOS11015110161102104105108109/CMOS110151102104105106107108NMOS11015110102103105/半導體集成電路的輻射損傷閾值一般要求達到：耐中子輻射能力 大于1014中子/cm2；耐電離輻射能力 11051106拉德（Si）；耐瞬時輻射能力 1109拉德(Si)。（2）雙極型半導體集成電路耐輻射加固措施采用介質隔離。與pn結隔離相比。它可使電路的耐瞬間輻射能力提高一個數(shù)量級以上；平衡和補償光電流。一般采用摻金TTL工藝和肖特基鉗位TTL工藝（STTL）均有較好的

36、耐輻射能力；提高耐中子和電離輻射的能力，盡可能提高晶體管的電流增益；對高劑量率的光電流需加以限制；減小元器件的幾何尺寸，以相應減小有源器件和寄生元件的尺寸；盡量提高半導體集成電路的工作速度。雙極型線性半導體集成電路，由于采用了橫向pnp晶體管，超增益晶體管和低的工作電流，對中子輻射和電離輻射的靈敏度都比較高，會引起各種運算放大器參數(shù)的顯著變化，其輻射損傷的閾值低。雙極型器件加固工藝難度較大，常見的方法除了采用以上加固措施外，還應對半導體集成電路各工藝（如氧化、退火和金屬化互連線沉積）的工藝條件實施精確控制，并努力做好表面鈍化膜，沉積的各種膜都必須使之結構致密、完整。（3）CMOS半導體集成電路

37、的耐輻射加固措施軍用CMOS電路耐輻射加固設計的主要問題是電離輻射效應。為了提高電離輻射損傷閾值，可采用下面一些加固工藝，使CMOS電路抗電離輻射損傷閥值提高一個數(shù)量級以上。采用低溫氧化工藝，如85HCl水蒸氣氧化、85下氮氣退火等，柵氧化層厚度可為70nm；p+區(qū)用離子注入，在85下退火；低溫擴散，n+區(qū)擴散溫度可用950；用電子束蒸發(fā)鋁，蒸發(fā)源用氮化硼坩鍋。（4）封裝結構及材料的選擇封裝材料、半導體集成電路芯片保護膜材料以及金屬化互連線材料，應選擇有良好抗輻射性的材料。（5）線路設計中的耐輻射設計在線路設計上，要用限流電阻防止過大的瞬時過電流，可用反向二極管來抵銷部分光電流，還可以采用適當

38、的退耦、旁路、濾波和反饋等措施來抵消輻射產(chǎn)生的不良影響。4. 耐軟誤差效應設計（1）軟誤差在構成半導體集成電路的材料中，特別是在封裝材料中，都會含有一定的放射性物質，如鈾、釷等，這些放射性物質所產(chǎn)生的射線照射到芯片表面，特別是照射到存貯器件上產(chǎn)生的最大能量為9MeV，平均為5MeV。當粒子能量為5MeV時，約產(chǎn)生1.4106電子空穴對。以MOSRAM為例，這些電子空穴對在器件體內以擴散方式運動，空穴移向襯底，電子被貯存勢阱收集，從而使MOSRAM中存貯信息從“1”狀態(tài)轉變?yōu)椤?”，丟失了信息“1”。這就發(fā)生了暫時性的誤動作，但在下次寫入時仍能正常工作。它在器件結構上并不留下任何缺陷（硬錯誤），

39、它也不是完全隨機地重復發(fā)生，所以把這種錯誤動作叫做軟錯誤或軟錯誤率(SER，Soft Error Rate)。各種材料中放射性元素含有量和射線流量率見表6.5。表6.5 各種材料中放射性元素含有量和射線流量率材料名稱U含有量（ppb）Th含有量(ppb)射線流量(個/cm2H)沉積用鉛24陶瓷（B公司）800900.07陶瓷（A公司）9805700.10硅（C公司）20200.002聚酰亞胺（D公司）0.40.2硅石（E公司）47011700.16硅石（F公司）150550.037注：射線流量率個/cm2.H是指每小時1cm2入射的射線數(shù)（2）控制軟誤差效應的措施降低軟誤差效應的方法主要有：設

40、法提高材料純度，杜絕射線發(fā)射源；芯片表面涂敷阻擋射線保護層；在器件設計方面應考慮防止電子空穴對在有源區(qū)聚集；在電路和系統(tǒng)方面設法采用糾錯電路。具體措施如下：用聚酸胺等有機高分子化合物覆蓋芯片表面，作為保護層減弱粒子射入芯片的能量；減少電子和空穴壽命，如用1016cm-2中子輻照，可使16K DRAM的軟誤差率改善50倍；采用抗噪聲能力強的電路，如折疊位線方式等；增加單位面積的電荷存貯容量，如采用介電常數(shù)大的材料；在器件襯底表面附近設置勢壘，防止電子或空穴擴散到有源區(qū)域。如在表面下面形成高濃度P型埋層，增加直接位于存貯節(jié)點下面的P型摻雜濃度；減少位線電壓浮動時間。5. 耐化學應力與生物應力設計半

41、導體集成電路產(chǎn)品有可能在比較惡劣的氣候環(huán)境中貯存、運輸和使用。在氣候環(huán)境的諸因素中，潮濕、鹽霧和霉菌是最常遇到而且影響最明顯的破壞因素。它對半導體集成電路能起到加速化學腐蝕與生物腐蝕的作用。對這三方面的防護性設計通常稱為“三防”設計。（1）防潮設計潮濕氣候實際上是濕度和溫度形成的復雜環(huán)境。這種環(huán)境對電子產(chǎn)品的可靠性危害很大，必須從原材料選擇、結構改進和工藝等方面采用防潮措施：在滿足性能的前提下，盡量采用吸濕性小并在濕熱環(huán)境中性能穩(wěn)定的材料；當設計兩種金屬材料直接接觸時，應盡量選擇電極電位接近的材料，一般應小于0.5eV，以防電化學腐蝕的產(chǎn)生。部分金屬的耐腐蝕性能見表6.6。對防潮性能要求較高的

42、器件應設計密封外殼，內部抽真空或充以保護氣體。表6.6 部分金屬的耐腐蝕性能類別材 料 名 稱耐 腐 蝕 性 能1奧氏體形不銹鋼（188型鎳鉻鋼）貴重金屬（金、鉑、銠、銫等）材料十分穩(wěn)定，不須任何保護層，可用于較嚴酷的大氣條件2鐵素體和馬氏體型不銹鋼（鉻73型不銹鋼）銅和銅合金純鋁、鋁鎂、鋁鎂硅等合金鈦鎳、銀、錫、鉛及其合金材料耐腐蝕好，在一般大氣條件（指不含工業(yè)污穢物和鹽霧的室內外）不需要保護層，但在嚴酷大氣條件下需要加保護層3碳鋼、低合金鋼和灰鑄鐵等鋁硅、鋁鋼等合金鋅和鋅合金材料耐腐蝕性差，在一般大氣條件下要加保護層（2）防霉設計半導體集成電路使用的材料中如果含有霉菌生長的營養(yǎng)成分時，在潮

43、濕條件下會促進霉菌生長繁殖。器件表面長霉后，會造成漏電，絕緣電阻下降。當絕緣材料生霉達3級時，絕緣電阻下降100倍，抗電強度降低65。霉菌代謝物中的酸性物質對器件的結構材料具有腐蝕作用。進行防霉設計時應考慮以下三個方面：防霉設計要與防潮設計結合考慮，如優(yōu)選三防涂料（見表6.7）；盡量選用防霉性能良好的材料；設計良好的防霉使用環(huán)境，應盡量控制溫度、濕度，并保持空氣流通，必要時定期用紫外線消毒。（3）防鹽霧設計海浪拍擊碎石而飛濺的水沫構成霧狀進入空氣，這種懸浮在空氣中的氣化霧狀微粒稱為鹽霧。它可以隨風飄入沿海地區(qū)，其主要成分為NaCl（占77.8%）,其余為MgCl2（占10.9%）、MgCO3、

44、CaSO4等。鹽霧在物體表面并溶于水中，在一般的溫度下就能對半導體集成電路材料、結構件等產(chǎn)生腐蝕作用，使表面、接點處變糙而降低可靠性。防鹽霧設計技術要求如下：必須使半導體集成電路同鹽霧環(huán)境隔離開來，一般采用加密封裝/罐裝或涂復等辦法；在半導體集成電路表面上形成金屬保護鍍層，可采用電鍍、熱浸、化學和電化學等方法涂敷。鍍層厚度有一定要求，但并非越厚越好，推薦的防護鍍層的厚度見表6.8。表6.9為電鍍和化學涂覆層的特性和用途。表6.7 三防優(yōu)選涂料名稱性能特點與用途鋅黃過氯乙烯氯化橡膠 底漆具有良好的耐濕熱、耐鹽霧、耐人工海水及蒸餾水等性能。與鋼、鋁合金、鎂合金有良好的附著力，適用于濕熱環(huán)境及海洋性

45、氣候條件。過氯乙烯氯化橡膠三防 清漆具有良好的防霉（0級）、耐濕熱、耐鹽霧、耐人工海水的性能，有一定的耐化學腐蝕性能，并有良好的機械性能，適用于濕熱、海洋性氣候及高濕隔離熱涂層表面防護。各色過氯乙烯氯化橡膠 三防磁漆具良好的防霉（0級）、耐濕熱、耐鹽霧、耐人工海水的性能，有一定的耐化學腐蝕性能。適用于濕熱、海洋氣候條件的鋼、鋁合金、鎂合金表面涂覆。各種丙烯酸磁漆有較好的三防性能。漆膜光亮、保光、保色性好。適用于儀器、儀表的金屬表面裝飾防護。電機灰聚氯酯漆有較好的三防性能及優(yōu)良的耐磨性能，與金屬材料、塑料有良好的附著力，可用作三防電機、電器保護裝飾涂料。有機硅改性聚氨酯三防涂料有良好的三防性能和

46、絕緣性能，適用于電子、電器等的金屬印制電路板，元器件的三防處理。.聚氨酯清漆有良好的三防性能和絕緣性能，工藝性能好、價格低廉、適用于印制電路板、元器件的三防處理。表6.8 推薦的防護鍍層厚度基材鍍層推薦厚度(m)材料名 稱氣候環(huán)境嚴重度I（腐蝕重）氣候環(huán)境嚴重度II（腐蝕中）氣候環(huán)境嚴重度III（腐蝕輕）氣候環(huán)境嚴重度IV（一般海洋）銅及銅合金鎳單層暗鎳單層亮鎳化學鍍鎳2025202515201520152071071071035202520251520鉻多層亮鉻多層暗鉻Ni 2025Cr 0.31Ni 2025Cr 0.31Ni 1520Cr 0.31Ni 1520Cr 0.31Ni 710Cr 0.31Ni 710Cr 0.31Ni 2025Cr 0.31Ni 2025Cr 0.31銀亮 鍍 銀鍍銀層無光黑 化1520152015201520710710金鍍金Ag 23Au 57Ag 23Au 23Ag 12Au 12Ag 23Au 57錫參照鋼鐵鍍層鋼鐵鋅鍍 暗 鋅鍍鋅彩紅色鈍 化鍍鋅軍綠色鈍 化3035303530351520152030357117101520303530353035鎘鍍 暗 鎘鍍 彩虹 鎘鈍 化253025301520152071071030402530銅鍍 銅鍍 黃 銅2530預鍍Cu Cr Ni 1520C