Synopsys 實驗系列3_數(shù)字電路仿真_VCS.ppt

1、Synopsys 實驗系列3_數(shù)字電路仿真_VCS,Verilog Compile Simulator,2010.12.16,大綱,VCS （Verilog Compile Simulator）,1、編譯型的Verilog模擬器 2、支持OVI標準的Verilog HDL語言、PLI和SDF 3、具有目前行業(yè)中最高的模擬性能 4、出色的內(nèi)存管理能力 5、支持千萬門級的ASIC設計,VCS （Verilog Compile Simulator）,提供VeraLite、CycleC等智能驗證方法 a）支持混合語言仿真 b）集成了Virsim圖形用戶界面 c）提供了對模擬結(jié)果的交互和后處理分析,VC

2、S結(jié)合了節(jié)拍式算法和事件驅(qū)動算法 a）具有高性能、大規(guī)模和高精度的特點 b）適用于從行為級、門級、RTL到Sign-Off等各個階段的模擬仿真,VCS 特點,Synopsys Complete SoC Verification Solution,RTL級模擬仿真流程,門級模擬仿真流程,VCS,Compiler generates optimized executable simulation Simulator 1）Executes user testbench 2）Reports simulation results Debugger 1）Text-based: Command Line I

3、nterface (CLI) 2） GUI-based: VirSim and DVE,VCS中的幫助文檔,VCS中的幫助文檔,VCS仿真流程,Compile Verilog source into an executable simulation % vcs design.v Run executable simv to perform simulation % ./simv Debug Verilog design,VCS仿真流程,sources_files 源程序 -R ： executes simulation binary immediately after compilation

4、-Xman=4 ： combines all source files into a single file “tokens.v”,VCS仿真流程,VCS仿真流程,% ./simv run_time_options run_time_options -s： stops simulation at time 0,VCS仿真流程,VCS仿真流程,編譯所有的Verilog源文件，包括測試文件,VCS仿真流程,VCS生成仿真使用的二進制的測試文件,啟動仿真文件開始仿真測試,VCS仿真流程,仿真結(jié)果的輸出,VCS Debugging,Verilog System Task calls $display、

5、$monitor、$time、$stop、$finish VCS CLI（command line interface） VCS VirSim VCS DVE,Invoke CLI,Invoke CLI,CLI的一些命令,CLI下的簡單示例,CLI下的簡單示例,CLI下的簡單示例,Debug a Verilog design using VirSim,VirSim概況： 是基于 OSF/Motif 的圖形化仿真調(diào)試系統(tǒng) 利用 Virsim與 VCS交互式的工作方式可以在模擬的過程中顯示仿真結(jié)果 結(jié)果可以存到一種叫做 VCD+的文件中 支持三種基本的調(diào)試方式：波形、結(jié)構(gòu)和代碼 支持標準 Veri

6、log 的所有函數(shù)、語法、系統(tǒng)調(diào)用和編程語言接口,VirSim兩種運行方式,Interactive mode （交互模式） 允許實時的控制仿真的進行，允許在模擬的過程中改變寄存器的值或者設置，這些改變會實時地影響到模擬的結(jié)果。,VirSim兩種運行方式,Post-processing mode（后臺處理方式） 先輸出用戶指定選擇的信號及其變化過程到一個文件中，然后可以用 VirSim來分析這個文件。該文件是 VCD+類型的，VCD+文件是一種二進制的格式，里面記錄了 VCS模擬的結(jié)果，和信號的變化歷史等信息。,交互式調(diào)用Virsim（方法一）,交互式調(diào)用Virsim（法二）,VirSim的調(diào)用

7、,Debug a Verilog design using VirSim,Virsim界面和功能介紹,交互式窗口界面,菜單欄,工具欄,歷史欄,命令行輸入,用戶自定義區(qū),交互仿真控制區(qū),斷點的分類,硬斷點：是調(diào)用了 verilog 的系統(tǒng)函數(shù)$stop 的這類斷點 軟斷點：是在交互環(huán)境中用 tbreak 命令產(chǎn)生的斷點 信號變化斷點：是在模擬過程中定義了敏感信號，當這個信號一旦有變化，就會中斷模擬過程,層次窗口界面,菜單欄,工具欄,層次結(jié)構(gòu),層次窗口界面,層次結(jié)構(gòu)，可以表示出來的有：模塊、任務、函數(shù)、有名塊、信號、寄存器、線網(wǎng)、輸入輸出等。 拖動到其他的窗口,波形窗口界面,菜單欄,工具欄,文件標

8、識區(qū),波形顯示區(qū),源程序窗口界面,源程序窗口界面,源程序窗口界面,單步運行 設置斷點,寄存器窗口界面,Menu bar,Tool bar,Value change icons,寄存器窗口界面,按下紅色按鈕，就會模擬到任一信號有變化為止，高亮顯示。 作輔助圖形，和信號一起做標簽，保存，可便于檢查信號。,邏輯窗口界面,邏輯窗口界面,模塊結(jié)構(gòu)比較復雜的時候，方便檢查是否有連接錯誤 信號變化軟中斷功能：暫停狀態(tài)下，點擊綠色按鈕，所選信號就會模擬到下一個變化時刻，并且暫停下來；點擊紅色按鈕，運行到當前視圖任一個信號有變就停。,Virsim有三種基本的調(diào)試方式： 波形、結(jié)構(gòu)和代碼，多種方式協(xié)同調(diào)試時能更容

9、易找到錯誤。,Post-processing（后臺處理模式）,先用批處理方式產(chǎn)生需要的信號到 VCD+的文件中 再分析這個 VCD+文件,Post-processing（后臺處理模式）,批處理方式編譯并且運行 myfile.v % vcs -R -I myfile.v -R 指用批處理方式， -I指明了 vcs自動包含+cli(command line interface)、-P(PLI table)和-lm(數(shù)學庫 math library)。 批處理完，就可以用RPP 參數(shù)來調(diào)用調(diào)試器 % vcs RPP myfile.v 在菜單中選擇加載已經(jīng)產(chǎn)生了的 VCD+文件 （默認的產(chǎn)生的 VCD

10、+文件名為 vcdplus.vpd）,如何產(chǎn)生VCD+文件,通過在源代碼中加入相應系統(tǒng)函數(shù)來產(chǎn)生，如$vcdpluson()，或者$vcdplustraceon()。 例： initial begin $vcdpluson(example.n1); /產(chǎn)生 VCD+文件 $vcdplustraceon; /允許源代碼級的調(diào)試 end,Invoking DVE,From the Command Line %vcs debug_all source files %./simv -gui tbug From the GUI %dve,From the Command Line,From GUI,Ne

11、w project,Open project,DVE Components,Top Level Window Wave Window List Window Schematic Window,Top Level Window,Edit Menu,文本操作,標記,View Menu,schematic views,C1指針,Wave window,Simulator Menu,Run,Hierarchy Browser,Data Pane,Source Pane,有效斷點,無效斷點,Console,The Waveform Window,Signal Pane,Waveform Pane,Lower timesc